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ロードマップでわかる!当世プロセッサー事情第248回

半導体プロセスまるわかり 3次元トライゲートことFinFETの誕生

2014年04月14日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/

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トライゲート・トランジスタで実現した
22nmプロセス

 ここまでは2002年時点の内容で、トランジスタもあくまで実験室レベルでの製造に成功したという話だった。これを実際に22nmプロセスに適用したのが公開されたのは2011年5月のことだ。

 この際にインテルは結構大々的に説明会を行なっており、資料はこちらから入手できる。個人的には、Mark Bohr御大自らが小芝居をしながら説明してくださるビデオの3分10秒以降を見てもらうのが、既存のプレーナ型とトライゲートの違いを一番わかりやすく理解できると思う。


 さて、22nmの実装であるが、基本的な部分はこれまでと変わらない。ベースとなるのは32nm世代のP1268である。これはHKMGと歪シリコンの構成で、ゲート長は18nmというものだった。P1268をそのまま微細化すると、22nm世代ではゲート長が12nm程度になる。

22nm世代ではゲート長が12nm程度になる。当記事の最初に掲載したトランジスタの構造図は、この構造を横から見た形になる空乏層は「providing “fully depleted” operation」と小さく出ている。空乏層の話は次回解説しよう

 ところが、ここでソース⇔ドレイン間を3次元化すると、ゲート長そのものは12nmで変わらないながら、High-K膜で保護された絶縁部分(下の写真の黄色い部分)の面積を大きく取れるため、実質的な面積を増やせる。

 加えて、この構造で動作オフの際に空乏層と呼ばれる領域がほぼ完全に遮断されるのもFinFETの特徴である。空乏層は、寄生容量という形でトランジスタの動作を遅くする働きをするため、FinFETでは空乏層を防ぐことでより高速動作ができるようになった。実際に数値として表したのが下のグラフだ。

ゲート電圧と流れる電流の関係をまとめたもの。トライゲートでは、しきい値電圧を下げる(より電流が流れる)ことも、より上げる(電流が減る)ことも可能で、特性に幅が持たせられるとしている

 中央の黒い線がプレナー型の場合、青い2本の線がトライゲートの特性である。カーブがプレナー型と比べてやや急になっているので、特性を選びやすくなっている。

 具体的に32nm(P1268)と、22nmのプレナー型、及びP1270(22nmのトライゲート)を比較した場合、同じ動作電圧であればゲート遅延を18~37%削減可能であり、逆に同じ程度の遅延でよければ動作電圧を0.2V削減できるとしている。

灰色の曲線が、22nmのプレナー型の試作トランジスタ。縦軸は正規化した遅延時間で、低いほど高速に動作する1Vを0.8Vに減らすと、消費電力は電圧の2乗に比例するため、それだけで0.6倍ほどになる。さらにくふうしたことで、動作時の消費電力を50%削減できた

トライゲート・トランジスタでも
14nm世代では製造難度の問題を抱える

 このトライゲート・トランジスタは、22nm以降のインテルの基本となっている。インテルは22nm世代で大きく4種類のプロセスを提供しており、トランジスタだけを見てもHP(High Performance)/SP(Standard Performance/Power)/UP(Low Power)の3種類が提供される。

インテルは22nm世代で大きく4種類のプロセスを提供した。主な違いは配線層の密度であるが、もちろんほかにもたくさん違いはある図が潰れていて恐縮だが、一番上の行がトランジスタで、HP/SP/UPが並ぶ。サーバー/クライアントとFPGA/ASICはHPで、後はSPかUPを使う

 インテルは詳細を語らないが、どうもフィンの寸法なども複数のオプションがあるようで、これによって異なる特性のトランジスタを提供できるようになっているようだ。今のところFinFETの構造そのものは大きく変えずに、14nm世代も引き続き提供していく模様だ。

 奥歯に物が挟まったような書き方をするのは、こうした状況はインテルだけのようだからだ。TSMCは16nmで、GLOBALFOUNDRIESは14nmでそれぞれFinFET構造を提供する。これらのファウンダリーではフィンの幅や高さに関しては決め打ちで、これを変更することはできない模様だ。

従来はチャネル長を細かく微調整して特性を変えられたが(左側)、FinFETの世代では不可能とされるようだインテル以外のファウンダリーではチャネル長を変えられないので、フィンの数を増減して特性を調整する

 その結果、16nmおよび14nm世代を利用してSoCの設計を行なう場合、パラメーターはフィンの数と電圧になるらしい。理由は簡単で、フィンの高さや幅を変更できるようにすると自由度が上がりすぎてしまう。しかも物理特性の変化が激しい関係で、なかなか望みの特性にならない。

 また製造に関しても、フィンの高さや幅を決め打ちにして作るぶんには問題ないが、これを自由に変更できるようにするとインパクトが大きく、極端に変化すると製造工程の見直しが必要になるほどらしい。また、歩留まりを保障しきれなくなる。

 実際インテルにしても、予め選び出した何種類かのフィンの寸法の中から選ぶ、という程度の選択肢しかないようだ。なにせ寸法が恐ろしく小さいだけに、一歩間違えると量子論的な振る舞いを始めてしまう領域であり、製造に関する自由度をなるべく下げないとまともに量産ができない、というレベルに達しているようだ。

 以上のように、FinFETはFinFETなりの難しさを色々抱えているのが現状、ということらしい。

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