ロードマップでわかる！当世プロセッサー事情 第240回

半導体プロセスまるわかり　1991年以降のプロセスを振り返る

　前回は1990年頃までの半導体プロセスを説明をしたので、今回はその続きを説明しよう。1991年のP650でついに1μmを切る0.8μmまでプロセスの微細化を済ませたあと、1993年には0.6μmプロセスを実現する。このP852はプロセスの微細化以外にも8インチ(200mm)ウェハーへの移行、という大きなイベントがあった。

インテルのロジック向けプロセス年表（1971～1999）

インテルのロジック向けプロセス年表（2000～2014）

　ある程度の大きなダイを製造したい場合、ウェハーの大型化は効率をあげるために必須である。一例として4分の1インチ角(6.35×6.35mm)のダイを直径1～6インチのウェハーで製造した場合、切り代を考えなければウェハー1枚から何個取れるかを考えてみたい。

ウェハー1枚から取れるダイの数

　上図が実際に取ってみた例で、赤い部分がまともなダイの部分である。1インチのウェハーだとわずか5個しか取れないのが、ウェハーを大きくするとどんどん取れる数が上がってゆく。ここで、1平方インチあたり何個のダイが取れるかを図にしたのが下のグラフだ。

1平方インチあたりのダイ数

　理論上は正方形のウェハーを作れば16個/平方インチが達成できることになるが、これは加工がとても大変になるので普通は円形である。この場合、どうしても周囲に無駄な部分が出ることは避けられず、おおむね14個/平方インチあたりが限界値になるわけだ。

　この14個/平方インチは4インチ以上のウェハーが必要ということがわかりいただけようか。もちろんこれはダイサイズが4分の1インチ角のケースの想定なので、もっとダイサイズが大きくなれば6インチでもまだ効率が悪いことになるし、逆にもっと小さいダイサイズであれば4インチでも十分効率良く取れる。

　現在もまだアナログ半導体向けに4インチや6インチのウェハーを使うラインが残っているのはいくつか理由はあるが、そのうちの1つはダイサイズが小さいために無理に大きなウェハーを使わなくても効率的に生産できるため、ということがある。

Atomの製造に使われる300mm（12インチ）ウエハ。1枚のウエハから約2500個が取れるという

　逆にCPUのような高速ロジックの場合、もっと大きなダイサイズを想定している。今回の例では40mm²程度であるが、P852を実際に使ったP54CベースのPentiumは163mm²で、要するに今回の試算の縦横2倍の大きさだと思えばいい。

　こうなると6インチでもまだ効率は悪く、実際には8インチクラスでも十分ではないだろう。とはいえ急にウェハーサイズは広げられないわけで、まずは1993年に6インチウェハーから8インチウェハーへの移行を果たしつつ、さらなる微細化を推進することになる。

　この当時は、微細化が進めばメリットを割と簡単に享受できた。そのメリットとは以下の通り。

• トランジスタ密度が向上する＝同じダイサイズならより沢山の組み合わせ回路を入れられることで、より高性能/高機能を実現できる。逆に同じ回路でよければダイサイズを節約できるため、原価低減につながる。

• 性能が改善する＝トランジスタのサイズも小型化することで、On/Offのスイッチング時間短縮になるほか、配線抵抗などが相対的に減ることで消費電力も減る。この結果、同じ消費電力なら動作周波数を引き上げられるし、逆に動作周波数を同じにすれば消費電力を引き下げられる。

　したがって、プロセスの微細化を進めない理由はあまりない。とは言っても、「では明日からプロセスルールを半分にします」というわけにはいかない。なにしろP650の時点ですでに1μmを切る、当時としても最先端に近い微細化加工技術を使っているわけで、単にエッチング用のマスクだけを微細化すれば後は全部そのまま行けるわけではない。

　連載238回でトランジスタの製造過程を説明したが、「二酸化シリコン膜の除去」1つとっても、プロセスを微細化することで従来の方式では削れ過ぎてしまいうまくないことが起こりえる。そのため、プロセスの微細化にともない新しい方式の開発が必要なケースもある。

　またそうした新しい方式では、時として製造装置の入れ替えが必要になるケースも当然出てくる。一番大きく変わるのが露光装置で、これはマスクパターンをウェハーに焼き付けるための装置だ。

　こうした諸々の製造装置や、そこで使われる様々な材料は、「明日から使うから持ってこい」というわけにはいかない。特に最先端プロセス向けの場合、まずその製造装置をどうやって製造するかから開発を始めないといけないこともしばしばである。