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ロードマップでわかる!当世プロセッサー事情第246回

半導体プロセスまるわかり リーク電流に悩まされる90nm世代

2014年03月31日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/

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90nm世代のプロセス「P1262」を採用したPrescott。非常に難産だった

 各社のロードマップ アップデートを挟んだため1ヵ月ほど間が空いてしまったが、再びプロセッサーのプロセスについて解説していく。今回は2003年にインテルが導入した90nm世代の「P1262」の話である。

インテルのロジック向けプロセス年表(1971~1999)
インテルのロジック向けプロセス年表(2000~2014)

銅汚染問題の次は
リーク電流対策

 配線を銅に切り替えたことで高速化の障害が1つ減ったものの、相変わらずトランジスタの高速化は難しく、よりゲート長を短縮する必要があったのだが、これにあわせてもう1つ懸念事項が出てきていることは業界でも広く知られていた。それがリーク電流だ。

トランジスタが動作すると発生するリーク電流。画像はTransmetaが2003年10月にEfficeonを発表した際に示したもの。同社はリーク電流の対策として「LongRun 2」という技術のプレビューを発表している

 上のグラフは東京大学の桜井貴康教授が2003年10月に示したものだが、トランジスタが動作する際には、リーク電流と呼ばれるものが一定量発生する。蛇口をきっちり閉めても、ほんのわずかながら水が漏れるようなものだ。

 大きな水栓ならあまり問題にならないが、水栓というかパッキングが小さくなると、どうしてもわずかに漏れることは避けられない。同様にトランジスタも、小型化によってあちこちから電流が漏れ出てくる。このリーク電流には3種類ある。

  • 意図せずにドレインからソースに漏れてしまう、サブスレッショルド・リーク電流(Subthreshold Leakage)
  • ゲートから漏れてしまうゲート・リーク電流(Gate Leakage)
  • Drain/Sourceの電極から直接漏れてしまう、ジャンクション・リーク電流(Junktion Leakage)

 グラフからもわかる通り、これまでリークといえばサブスレッショルド・リーク電流が主であった。このグラフ、縦軸が対数になっていることが肝である。

 例えば2005年に予定されているトランジスタであれば、ゲート・リーク電流はサブスレッショルド・リーク電流の10分の1でしかないが、2008年頃にはこれが同等になり、2011年には10倍になると予測しているわけだ。実際には、ゲート・リーク電流はこの予測より早期に問題になってきている。

 Transmetaはこの対策として一種のBody Biasを利用した「LongRun 2」という技術を開発し、NECやSONY、富士通/東芝/NVIDIAなどにライセンスを供給するものの、結局自社のプロセッサー「Efficeon」はLongRun 2を実装しないまま会社が終了してしまった。

Transmetaのプロセッサー「Efficeon」。リーク電流対策の「LongRun 2」を実装しないまま会社が終了してしまった

 最近ではSuVOLTAというメーカーが、やはりこのBody Biasを利用した「DDC(Deeply Depleted Channel)」なる技術を開発、いくつかのベンダーにこれをライセンス供与している。

 話を戻すと、このゲート・リーク電流はトランジスタの性能との相反関係にある。なぜゲートから電流が漏れるのか。それはゲートの厚みが薄いためだ。したがってゲート・リーク電流を減らすにはゲートの厚みを増せばいい。

 ところがゲートを厚くすると、スイッチングの速度が遅くなる。トランジスタを高速化するためには、ゲートは薄い方が有利なのである。2003年頃は、どのくらいの厚みでバランスを取るか、各社頭を悩ませていた時期でもある。

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