HKMG(High-K Metal Gate)の採用により、ゲート・リーク電流対策に一応のめどがついたインテルであるが、その一方でプロセスの微細化は進む一方であり、今度は別の問題が出てきた。というのは、HKMGや歪シリコンは、サブスレッショルド・リーク電流に関してはなにも対策にならないからだ。
サブスレッショルド・リーク電流を防ぐためには、チャネル長(ソース/ドレイン間の距離)を長く取るのが効果的だが、それではスイッチングのOn/Offが遅くなる。前回解説したトランジスタの構造に戻るが、ゲート電極部の下にあるコンデンサーの容量は、面積に比例する。
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| トランジスタの構造 |
面積はゲート長に比例しているわけで、ゲートを短くするとコンデンサーの容量が減り、結果として駆動電流が減ってしまうという現象に悩まされる。さらに高いK（比誘電率）を持つHigh-K材料がパッと見つかれば問題ないが、現在の40近い値のKですら10年以上も研究を重ねてやっと発見したものであり、そうそう簡単にこれを超える材料は見つからない。
日本人が考案した3次元トランジスタが
サブスレッショルド・リーク電流を解消する
そうした問題を解決すべく考案されたのが3次元トランジスタである。インテルは「トライゲート・トランジスタ」と呼んでいるが、一般的にはFinFETと呼ばれることが多い。
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Ivy Bridgeの発売記念イベントで展示されたトライゲート・トランジスタを紹介する巨大な模型 |
もともとFinFETという構造を考案したのは日立製作所の久本大氏で、1989年にIEDMという学会で初めてこの構造を提案している(関連リンク)。
ちなみに当時はFinFETではなくDELTAという名称であった。DELTAという単語は“a fully DEpleted Lean channel TrAnsistor”からきている。上の論文のタイトルは“Impact of the vertical SOI `DELTA' structure on planar device technology”となっており、元々はSOI向けの構造として考えられたものである。
実際、現在でもFinFETは原理的にSOIと相性が良い。SOI周りの話は次回説明することにして、今回はおいておく。
このDELTAに影響されて様々な半導体メーカーやファウンダリーが、3次元構造のトランジスタに目を向けることになった。1990年代後半～2000年にかけて、多くのメーカーが3次元構造トランジスタを試作している。
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平面型のトランジスタ(左)とトライゲート・トランジスタでの電流の流れる経路のイメージ。黄色の粒が電流を示す |
かくいうインテルも、2002年のIDFの基調講演の中で、トライゲート・トランジスタを発表している。まずはその資料から説明したい。以下のプレゼンテーションは、IDF2002の発表にあわせてインテルが国内で行なった技術説明会の際のものである。
この頃は、CPUの動作周波数が10～20GHzに達する見通しの時期であり、これを実現するためにはトランジスタの動作周波数そのものはさらに高速に動かないといけない。連載237回で説明したFO4の話を思い出してもらいたいのだが、例えばFO4が10ということは、10個の4出力ゲートが直列しているのと等価である。
1個の4出力ゲートはNOPが2つ分(実際には5つだが、うち4つは並列に並んでいるだけなので、直列方向では2つになる)であり、NOPは1個のトランジスタで構成できる(これも最低2つだが、並列なのでレイテンシーという観点では1個相当)ということで、合計すると20個のトランジスタが直列でつながった形になる。
これ全体が仮に10GHzで動くとすると、トランジスタ1個あたりは200GHzで動作しないと間に合わない計算だ。FO4が10とかいうのは相当パイプラインが深くなる構成なので、逆にFO4が30程度でも10GHz動作できるように設計した場合、トランジスタは600GHzで動作できるものが必要になる。
こうしたことを見据えて、インテルは1THzで動作する「テラヘルツ・トランジスタ」に関する技術開発を行なったことを、2001年11月に発表している。
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テラヘルツ・トランジスタの構造とメリット |
この記事にもあるように、当時は2007年に20GHzという恐ろしい駆動速度を実現することを想定していたため、1THzの駆動性能は必須に近い。ちなみに1THzということは、FO4が25以内でないと間に合わない計算だから、あまりパイプラインは深くないことになる。
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