ロードマップでわかる！当世プロセッサー事情 第267回

インテルがついに公開した14nmの構造　性能/消費電力比が2倍に

　インテルは8月8日、同社の14nmプロセスの詳細と、これを採用したBroadwell-YことCore Mプロセッサーの詳細を突如として公開した。Core Mに関しては次回説明するとして、今回は14nmの詳細について解説したい。

情報を出そうにも出せない14nmプロセス
製造の信憑性が疑われ始める

　連載260回でも述べたとおり、インテルは22nm世代以降でトランジスターの断面写真を出し渋っており、全然公開しないわけではないにしろ、あまり目に触れる形では出してこなかった。特に14nmプロセスに関してはIEDM 2013でも公開されておらず、これは「まだ量産レベルの14nm FinFETが製造できていない」と受け取られても仕方がない状況だった。

2012年のIEDMで、インテルは22nm FinFETの断面構造写真を明らかにした。しかし14nmの断面構造はIEDM 2013でも公開されなかった

　余談になるが、ここで例えば実験室レベルのFinFETの写真を「量産製品です」といって出したとする。もちろんその時には競合メーカーは「うぉーすげー」と驚くわけだが、後で量産品が出回ったら当然のようにその断面構造などをSEM(走査型電子顕微鏡)やTEM(透過型電子顕微鏡)を使って確認のために解析することになる。

　実際世間には、こうしたチップの分解・解析のサービスを専門に行なっている業者もあるほどで、設備さえあればそう難しい作業ではない。この解析結果が学会に発表されたものとまったく違ったりすると、当然「ちょっと待て」という話になる。

　こうしたことが抑止力になって、学会で大嘘をつくのは難しい。特にインテルのようなテクノロジーリーダーの場合、競合メーカーがその技術に追いつこうとすべく待ち構えているため、なおさらである。

　話を戻すと、そんなわけでインテルとしては情報を出そうにも出せない状況が続いていたのが14nm FinFETということになる。ただその間にもAlteraに続き、PanasonicのSoCの製造を受託することが発表（関連リンク）されるなど、14nmの生産能力に見合った需要は創出できたので、後は生産するだけという状況になった。

　こうなってくると、そもそも14nmプロセスがちゃんと製造できていることを内外に示す必要がある。AlteraやPanasonicといったメーカーには個別にもっと詳細を示しているとは思うが、それを広く対外的に示すのと示さないのでは信憑性に差が出てくる。

　スケジュールを考えれば、もう1ヵ月待てばIDFというお披露目の場があるのに、それに先行してアピールしたのは、いい加減に詳細を公開しないと14nmプロセスの信憑性そのものが疑われかねない状況になりつつあることと、やっと14nmプロセスが安定して、詳細を出しても問題ないレベルになったことの両方と考えて良いだろう。

ようやく公開された
14nmプロセスの構造

　さて左下の画像が14nm FinFETの概要である。まずトランジスタの構造そのものであるが、従来に比べてフィンのサイズを高く、かつ狭くしていることがわかる。

14nm FinFETの概要。“True 14nm”といわれても、そもそもFinFETの場合プロセスノードがなんの数字を示すのかよくわからない

明確に図示はされていないが、フィンの幅そのものも短くなっており、これを補うために高さを引き上げた

　またフィンの間隔そのものも縮められており、同じ面積により多数のフィンを構築できるようになったとする。もちろん実際にはこのフィンの上に絶縁層を挟んでメタルゲートが構築されている形だ。

フィンの間隔そのものも縮められた。黄色の部分がHigh-K絶縁膜となる

　実際のトランジスタをTEM(透過型電子顕微鏡)で見たのが下の画像で、ずいぶんフィンの形状が異なるのがわかる。

トランジスタをTEMで見た画像。インテルはあくまでTri-Gate(3方向がゲートになる)と主張するが、頂点方向の幅がかなり狭いので、実質的にはDouble-Gateに近い気がする

　22nm世代は、言ってみれば三角形の山を作り、その上の部分のみをフィンとして使う形なのに対し、14nmでは明確に三角形の頂点部分の幅を削ったような形になっているからだ。

　こうして削るのは、High-K絶縁膜の形成時に問題があるためだろう。もし幅を削らないままだと、2つのフィンの間が狭すぎて、絶縁膜の形成に問題が出てきそうだ。フィンの間隔を42nmまで縮めるためには、フィンそのものの厚みも減らさないとうまくいかない、ということだったと想像できる。

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