ロードマップでわかる！当世プロセッサー事情 第579回

Tiger Lakeの内蔵GPU「Xe LP」は前世代のほぼ2倍の性能/消費電力比を実現　インテル GPUロードマップ

わりとパッケージサイズが大きい
X^e HP

　Hot Chipsでは、これに加えてX^e HPなどについてのプレビューも公開された。中央に置かれたバッテリーが単三電池相当だとすれば、パッケージサイズは52.8×81.3mmという結構大きなものになりそうだ。

X^e HP。これは2タイルのものと思われる

　X^e HPのダイが、ちょうど裏面のパスコンの真上に位置していると仮定すると、ダイサイズは23.4×22mmで514.8mm²という計算になる。GPGPU向けとしては手頃なサイズではないだろうか？

　このX^e HPは1/2/4Tile構成がある、という話は連載569回でも明かされていた。演算性能はFP32換算で1Tileあたり10TFlops、4Tileのもので40TFlopsとなる。

　Int 8だとすると320Topsで、Raja氏のツイートに出てきた“(だいたい)1Pops”には遠い気がするのだが、どういう計算なのだろう？

このX^e HPとX^e HPCの(プロセス以外の)差が実はよくわからない。X^e HPにRAMBO Cacheなどを組み合わせたのがX^e HPCというふうに筆者は理解しているのだが、間違っている可能性もある

TSMCの5nmは2021年末までに本当に間に合うのか？

　最後に製造プロセスだが、X^e LPは10nm SuperFinで、これはいい。そして連載569回に出てきたサンプルは10nm Enhanced SuperFinである。これは来年の投入であろう。

Xe LPのプロセスは10nm SuperFinだが、Ponte Vecchioはインテルの7nmかTSMCの5nmということになる

　問題はPonte Vecchioで、Compute TileはIntel Next Gen & Externalというのは、要するにインテルの7nmかTSMCの5nmという話だ。X^e Link I/O TileはExternalだが、これはそれこそTSMCの6nmや7nmあたりだろう。

　そしてRambo Cacheが10nm Enhanced SuperFinということで、そうなるとAuroraが予定通りに稼働しない公算が出てきた。連載435回で触れたが、Auroraは本来なら来年の今頃には設置が始まり、2022年末に検収完了となるはずだった。

　ところがPonte Vecchioの要素の中でこれも確実に間に合うのはBase Tileと、Rambo Cacheがなんとかというあたりで、肝心のCompute TileがTSMCの5nmで本当に間に合うのか？　という話である。

　プロセスそのものはもうだいぶ安定してきたらしいが、はたして2021年末までにインテルの希望する数量の出荷ができるのか？　はかなり不明確である。すでにインテルがTSMCの5nm向けCompute Tileをテープアウトしている、というのであれば可能だと思うが、テープアウトが来年だとかなり厳しいだろう。

　またX^e HPGは初めから外部Fab頼りになっており、それこそこれもTSMCの5～6nmあたりがターゲットではないかと思うが、こちらもどんなものになるのか、まだ見えてきていない。このあたり、今年中に何か動きがあるとおもしろいのだが。