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ロードマップでわかる!当世プロセッサー事情第258回

半導体プロセスまるわかり 微細化よりも高密度化に進むDRAMの未来

2014年06月23日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/

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記憶密度を上げなくても容量を増やす技術「3DS」
問題はやはりコスト面

 容量の倍増が困難という問題を抱える一方で、メモリーの大容量化へのニーズそのものは止まらない。これまでであれば、「ではDIMMの枚数を増やすことで対応しましょう」と、チップの数を増やすことでの解決が可能であった。

 例えばサーバー向けであれば、2つのDRAMチップを積層して、Wire bondingでつなげるという解決策が多く存在する。ところが厄介なことに、メモリーインターフェースがDDR4世代に切り替わっていくことで「メモリー1chあたりDIMMは1枚」「Wire Bondingによる積層は不可」という制約がつくことになってしまった。

 どちらも根っこは同じで、信号が高速化したため、複数枚のDIMMを1つのメモリーチャンネルに接続したり、あるいは1本の信号線から2つのチップに分岐させて信号を引っ張ったりすると、そこで波形が乱れて正常に通信ができなくなるためだ。

 逆に言えば、DDR4世代の信号はその位シビアということでもある。実際、DDR4世代で唯一複数枚のDIMMが利用可能なのは、LRDIMM(Load Reduced DIMM)という、信号を一旦バッファで受けるタイプのものだけである。

 そこでJEDECがDDR4世代のDIMMの解決案として出してきたのが、3DS(3D Stacking)である。最大で8枚のDIMMをTSV(垂直貫通電極)経由で接続することで、DRAMの記憶密度が上がらなくても容量を増やせるようにしよう、という発想である。

最大で8枚のDIMMをTSV経由で接続することで、DRAMの記憶密度が上がらなくても容量を増やせる技術「3DS」。JEDEC DDR4 Workshop 2013の資料より抜粋

 今年4月、SK Hynixはこれにもとづいた128GB DIMMの開発に成功したことを発表している(関連リンク)。ベースとなるのは8GbitのDDR4 DRAMで、これを2つ積層したもの、つまりチップあたり16Gbitを、片面あたり32個(DIMMあたり64個)実装することで、128GBの容量を確保したものだ。

 しかし、この方式が普及すると見ているベンダーはほとんどない。理由はコストの高さである。定量的な数字を持ち合わせていないのだが、2012年頃の試算では、TSVを使って積層する場合、一般に100mm2あたり2ドルほどのコストがかかるとされている。

 内訳は、TSVを作りこむのに大体1ドル、次いで2つのチップをTSV経由で張り合わせるのに大体1ドルである。

 DRAMは50~80mm2のダイサイズに納まっているのが普通なので、するとTSVの積層コストは1~1.6ドルという計算になる。恐ろしいことに、このコストにはDRAMそのものは含まれていない。

 DDR4世代はまだ高価格なので、DDR3世代で考えると、現状2Gbit品が大体1個あたり0.5ドル程度、4Gbit品は1ドルに満たない程度である。将来はDDR4もこの程度に落ちてくると思うのだが、ここで積層を掛かけた場合

×1:0.5ドル
×2:2.0ドル(DRAM×2+TSV×1)
×4:5.0ドル(DRAM×4+TSV×3)
×8:11.0ドル(DRAM×8+TSV×7)

 といった具合に、猛烈な勢いでコストが上がることになる。これはあくまでチップ単位の話だから、これをDIMMに仕立て上げたら、いくらの値札がつくか考えただけで恐ろしい。

行き詰まった感が強いDRAMのプロセスは
用途別に構成を変え最適化することで対処

 今回はだいぶ市場経済の話になってしまったが、いろいろと行き詰まり感が強いのが現状のDRAM向けプロセスという話である。

 少なくともDDR4世代ではこれまでのように、微細化で低価格化と大容量化・高速化が実現できるという話はもうまったくなく、あとは高速メモリーなのか、大容量メモリーなのか、省電力メモリーなのかという具合に、用途別にメモリーの構成が変わりつつある。

 それに応じてプロセスの最適化の方向が違う傾向になりつつある。短期的には、各社ともDDR4よりは早期に立ち上がり、しかもニーズが多いLPDDR4に重点的なシフトを敷きつつあり、この結果DDR4の立ち上がりがやや後送りになっている。

 幸いにもというか不幸にもというか、DDR4の最初のプラットフォームである“Haswell-E”はなにしろあまりに限られており、本格的にDDR4を利用する“Sky Lake”は来2015年後半まで出てこないと思われるので、多少DDR4が遅れても問題はないのだろう。

 ただこうした動きはプロセスの微細化をさらに遅らせる方向に作用するわけで、むしろ当面はTSVを使った3D積層のコストをどう下げるかの方がコストダウンに効果的だ。それもあり、今後DRAMの微細化はかなりスローになってゆくであろう、というのが筆者の観測である。

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