ロードマップでわかる！当世プロセッサー事情 第249回

半導体プロセスまるわかり　インテルが使おうとしないSOI

FD-SOIで困難を極める
シリコン層の形成

　FD-SOIは、シリコン基板の中にSiO2の絶縁膜を挟み込む構成になる。FinFETでは最終的にSiO2の上に直接ソース/ドレイン/ボディなどを構築するので、それほど厚みは必要ない、むしろなるべく薄い方が削る手間が少なくて良い。

　そんなわけで、シリコン基板の上に薄いBOX層(SiO2膜)をまず構成し、さらにその上に50nm前後の厚みのシリコン層(SOI膜)を形成することになるのだが、これを作るのが恐ろしく大変である。

　作り方は現在3種類ある。SIMOX(Separation by IMplantation of OXygen)という、シリコン基板に酸素分子をイオン注入で埋め込んでから高温で酸化させる方法、Wafer Bonding(ウェハー貼り合わせ)という、2枚のシリコン基板(片方は表面にSiO2膜を形成済)を貼り合わせる方法、Seed Methodという、まずシリコン薄膜を構成し、次にその表面にSiO2を形成してから、それをシリコン基板に貼り合わせる方法などがある。

応用物理学会(JSAP)の英文機関紙であるJSAP Internationalの2001年7月号に掲載されキヤノンの論文(https://www.jsap.or.jp/jsapi/Pdf/Number04/CuttingEdge2.pdf)より抜粋

　このうち最後のSeed Methodは、ELTRAN(Epitaxial Layer TRANsfer)という名称でキヤノンが開発していた（関連記事）ものだが、実は2003年あたりを境にさっぱり情報がない。

　SIMOXも当初は広く利用されたが、最近ではWafer BondingをベースにしたSmart Cutが安定して性能がでるということで、もっぱらこの方式が一般的である。そのSmart Cutとはどんなものかは、ウェハー業界No.1の信越化学の製品パンフレット(PDF)に示されている。

Smart Cutの説明。信越化学の製品資料より抜粋

　上図は、FD-SOI向けのウェハーが左側、後述するPD-SOI向けのウェハーが右側であるが、結構な行程を経て製造されていることがわかるだろう。最近の価格はわからないが、数年前は通常のウェハーの3～4倍の価格だったというのは無理もないところだ。この、ウェハーそのものが異様に高いというのは、最終製品のコストにそのまま跳ね返るだけに、採用例が増えなかったのも無理はない。

　もう1つ難しいのは、FD-SOIにおいては膜厚のばらつきをいかに抑えるかが製品の安定化のポイントであり、これは当然ながらウェハー製造メーカー側の領分ではあるのだが、実際にはばらつきの精度を抑えられなかったという問題がある。

　最近はばらつきの精度が安定してきたのだが、安定するまでにはずいぶん時間がかかったというのが実情である。先にFD-SOIのメリットで「特性をそろえやすい(前提条件あり)」と書いたのは、このシリコン層/BOX層の厚みがきちんとコントロールされていれば特性をそろえやすいという意味で、逆にこれが安定しないとプロセス側ではどうしようもないというのが正直なところである。

　ところでFD-SOIの場合、例えばBOXを厚くするとDIBL(Drain Induced Barrier Lowering：障壁低下効果)が劣化し、逆に薄くするとソース/ドレインの容量が増加するほか、耐圧が劣化するといった問題があるため、どの位の厚みにするかで特性が変わってくる。

　これはBOXの上のシリコン層の厚みについても同じで、この厚みが動作電圧のしきい値や、寄生容量のばらつきに影響しやすい。あとBOX層が熱の絶縁層ともなる関係で、例えば自動車向けのように外界が高温な環境での動作には有利な反面、自身の発熱に関してはその熱をシリコン基板側に逃がしにくくなるので、高温になりやすい用途(CPUやGPUなど)には放熱の観点で不利である。

　こうした結果として、これまでにFD-SOIを使って製造された製品はあまりなく、国内では沖電気がカシオの腕時計向けに製造した時計用LSI(関連リンク)が有名というほどだ。

FD-SOIを使って製造されたLSI「ML6126」を採用する、カシオ計算機の腕時計「ツールコンセプトPRG-50」。上記、沖電気の資料より抜粋

　STMicroelectronicsは、28nmのFD-SOIプロセスを使った量産を2012年11月から開始しているが、2013年2月に3GHz駆動のアプリケーションプロセッサーの試作に成功したとか、従来比10倍速のDSPを試作した程度の発表しかない。