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ロードマップでわかる!当世プロセッサー事情 第578回

Ice Lake-SPはスループットがSkylake-SPの2倍以上になる インテル CPUロードマップ

2020年08月31日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/) 編集●北村/ASCII

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 前回のTiger Lakeに続き、Ice Lake-SPの話題をお伝えしよう。Architecture Dayでは下の画像がIce Lake-SPに言及した唯一のものだったので、話はHot Chips 32で公開された情報が主なものとなる。

Architecture Dayで公開されたIce Lake-SPに関する唯一のスライド

Ice Lake SPはIce Lakeと同じ10nmプロセス
PCIe Gen4に対応するがDMIの接続はPCIe Gen3のまま

 さて、まずは基本的なところから。Ice Lake SPはSunny Coveコアをベースとし、プロセスは10nm+、つまり10nm SuperFinではなく、現行のIce Lakeと同じ10nmプロセスで製造される。

Ice Lake SPはIce Lakeと同じ10nmプロセス。UPIは原則2 Pairでの接続。3つ目が破線というのは、その気になれば3 Pairでの接続も可能という意味だろうか? もっとも、原則3 Pairながら、UPIを他のデバイス(Agilex FPGA)を接続する場合は2 Pairでの動作も可能という意味かもしれない

 チップセットはLewisburg Rとされる。Lewisburgは現在のXeon向けのC620シリーズチップセットであるが、この世代はDMIがPCIe Gen3×4の構成である。

 一方Ice Lake-SPはPCIe Gen4に対応しているが、後述するようにDMIの接続は引き続きPCIe Gen3になっており、チップセット側のPCIe Gen4対応は次のSapphire Rapids世代までお預けになるようだ。つまり、Lewisburg Rは、単にIce Lake-SPでも動くようにしたC620シリーズそのままと思われる。

 したがって、Ice Lake-SP対応のマザーボードでPCIe Gen4が利用できるのはCPUから出るPCIeレーンに限られ、チップセットから出るものは引き続きPCIe Gen3のままになる。

 もっともチップセットに接続するデバイスはオンボードの10Gイーサネットコントローラーやブート用のM.2 SSDなどに限られ、アクセラレーターなどPCIe Gen4を必要とするものはx16スロット経由になるためこれで問題はないのだろう。

 なおIce Lake-SPのWhitleyプラットフォームは1/2 Socketに限られるという話は、連載569回にも出てきた話だ。そのSunny Coveコアについてだが、基本的な構造そのものは2018年に発表されたものそのままである。

2018年に発表されたSunny Coveのアーキテクチャー概要。命令を発行するIssue Portが10個に。またそのIssue Portに命令を割り当てるRS(Reservation Station)も4つに増量された

Hot Chips 32で公開されたSunny Coveコアの概要。確かにクライアントにDual AVX512 FMAは不要だろうから、これは理解できる

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