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ロードマップでわかる!当世プロセッサー事情 第578回

Ice Lake-SPはスループットがSkylake-SPの2倍以上になる インテル CPUロードマップ

2020年08月31日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/) 編集●北村/ASCII

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DDR4-3200とPCIe Gen4に対応
CPU内部を分割すると妙に対称性に欠ける

 さて、次はコア全体の話だ。Cascade Lake-SPとIce Lake-SPの内部構造を比較したのが下の画像である。

Cascade Lake-SPとIce Lake-SPの内部構造を比較したもの。Cascade Lake-SPは全体が6×6で36ブロック、Ice Lake-SPはこれが6×7で42ブロックとなり、うち2ブロックが未使用となっている

  • メモリーコントローラーブロックが4つ(Cascade Lake-SPは2つ)に増え、各々2chのメモリーをサポート(Cascade Lake-SPは3つ)
  • UPIが3つ(Cascade Lake-SPは2つ)に増強
  • PCIeのブロックそのものは4つで共通だが、Cascade Lake-SPはうち1つがDMI/CBDMAと共通だったのに対し、Ice Lake-SPではこれが別に設けられることなったので、実質PCIe x16レーンが1つ余分に利用できるようになった

 一見すると違いは上記のあたりだろうか。メモリーコントローラーがDDR4-3200に対応したほか、各メモリーチャンネルあたり1枚のNVDIMMを利用できるようになった。またPCI ExpressはGen4に初対応したといったところになる。

 ちなみにこれは「28コアの例」であって、Cascade Lake-SP世代ではこれはHCC(High Core Count)の扱いだったが、どうもIce Lake-SPではこれはMCC(Middle Core Count)の扱いの模様だ。ただそうした詳細な製品SKUは今回明らかにされていない。

 このコアの配置で気になるのは、CPU内部をパーティショニングしたい場合だ。従来Skylake-SPやCascade Lake-SPでは、内部を複数の別々のCPUに分割して使うことが可能だった。

 上の画像の例で言えば、中央で二等分することで、14コアとメモリーを3ch、PCIeを2つとUPI×1を持つCPUが2組に分割できることになる。ところが同じことをIce Lake-SPでやると、13コアと15コアという、妙に切りの悪い分割になる。

 PCIeおよびメモリーに関しては、どちらも2ブロックづつになるが、UPIは片方が2組、もう片方が1組になるという、妙に対称性に欠ける構成になるのはどうしたものか。MCCグレードのCPUは分割して使わない、という話なのかもしれないが。

 また別のスライドによれば、Cascade Lake-SPではI/O Agentがコアの上側に集中しているが、Ice Lake-SPではこれを上辺と下辺に分割したと説明があり、ひょっとすると左右ではなく上下に分割するのかもしれない(その場合、16コアと12コアという、さらにバランスの悪い構成になる)。

 そのインターコネクトであるが、新たに汎用と電力管理用のSideband(メインとは別に設けたバス)が追加されたとしている。

汎用と電力管理用のSidebandが追加。AMDで言うなら、このPower ControlやManageability&RAS ServicesというのはInfinity FabricのControl Fabricに相当する。データそのもののやり取りをするData Fabricと分離する形で進化するのは、ある意味必然なのかもしれない

 またインターコネクトとメモリーコントローラーにも関係する改良点が下の画像だ。

基本的には負荷が高い状況におけるレイテンシーの削減や、負荷そのものの軽減を狙った改良がメインである

 RFO(Read for ownership)をSpecI2M(Invalid to Modified)に置き換えてキャッシュを制御する、Non Temporal Writeへの最適化を行なうなど、細かな項目が並んでいる。

 ちなみにメモリーコントローラーは、新しくDRAMの内容をAES128で自動的に暗号化する機能が付加されている。

DRAMの暗号化はAMDの方が先鞭をつけているが、AMDもZen 2世代では扱えるキーの数を増やすなどの工夫をしている。このあたりはインテルがどうなっているか、現状ではよくわからない

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