ロードマップでわかる！当世プロセッサー事情 第736回

第6世代XeonのGranite Rapidsでは大容量L3を搭載しMCR-DIMMにも対応　インテル CPUロードマップ

　前回に引き続き、Hot Chips 2023での発表について説明しよう。今回のHot ChipsでインテルはXeon関連で2つ発表をしている。1つは今回紹介する“Architecting for Flexibility and Value with future Intel Xeon processors”、もう1つは次回紹介する“Intel Energy Efficiency Architecture”である。ということでまずはその将来のXeonプロセッサーについてだ。

Sierra Forest/Granite Rapids以降の世代では
AMDと同様のチップレット構成になる

　基本的なアイディアは、データセンターにおけるワークロードのニーズが次第に拡大し、クラウドサービスに代表されるサーバー台数の増強（スケールアウト）の方向と、HPCやAIなどの処理能力を高める（スケールアップ）の方向の2つに大きく分かれつつあることからスタートしている。

データセンターの要件が拡大している。なにを今さら、という話でもあるのだが……

　そこで、PコアとEコアをそれぞれの用途向けに利用するのが現在の方向である。現行のXeon Scalableは基本Pコアのみで構成されているが、来年にはEコアベースのSierra Forestが投入される(これにIntel 3プロセスが利用される)のはすでに発表済み。この2つの製品ラインが今後も継承されることが再確認できたのが下の画像となる。

Xeon Scalableは2つの製品ラインが継承される。Eコアのラインが本当に一般的用途向けに十分な性能なのか？　というのはまだ検証が済んでいない

　現在出荷中の第4世代Xeon Scalable、つまりSapphire Rapidsと、年末までに発表される予定のEmerald Rapidsは、どちらもPコアベースなので上の画像の左にある“Optimized for Performance”に属する製品であるが、すでにマルチタイルによるモジュラー構成である。Sapphire Rapidsの説明はもう不要だろうし、Emerald Rapidsもサンプルの写真を見る限りはマルチタイル構成である。

Emerald Rapidsのサンプルの写真

　逆に“Optimized for Efficiency”に分類されるSierra Forestの方はまだ構成が不明であるが、今さらモノリシックな巨大なダイを作るとは思えない。AMDのEPYCはいち早くチップレット構成を取っており、しかもコンピュートタイル(CCD)とI/Oタイル(IOD)を分離する形で実装していた。

　これに比べるとインテルの方はコンピュートとI/Oを混在したタイル同士を接続する方法をSapphire Rapidsでは取っており、おそらくEmerald Rapidsもこれを踏襲しているものと思われる。次々世代、つまりSierra Forest/Granite Rapids以降の世代ではAMD同様の構成になることが今回明らかにされた。

コンピュートタイルが明らかに2種類あるあたりが謎。左と中央がPコアタイル、右がEコアタイルなのだろうか？　それはともかくEMIBの表記が“EmiB”になっているのは、どういうことなのだろう？

　昨今の先端プロセスでは、大容量の3次キャッシュやPHY、I/Oなどの機能を先端プロセスで作ると無駄が多いことはこれまで何度か説明してきた。先端プロセスで作った場合と古いプロセスで作った場合で、ほとんど面積が変わらない。だとすると、先端プロセスで作っても機能が変わらずにコストだけが上昇するからだ。

　これを明確に示しているのがAMDのNavi 31/32であり、メモリーコントローラーとインフィニティ・キャッシュはTSMCのN6で、GPUコアそのものはTSMCのN5で製造されている。EPYCシリーズもMilan世代からはメモリーコントローラーやI/Oなどは全部TSMC N12で製造されるIODに集約される格好だ。今回のインテルの発表は、この構図に「一歩近づいた」形になる。

　ただし、その実装方法はけっこう異なる。下の画像がその内部構造だが、メモリーコントローラーは各コンピュート・チップレットに分散配置される形になる。またコンピュート・チップレット内部のメッシュを延長するような形で相互接続されるというのはSapphire Rapidsの時と同じだ。

Emerald Rapidsの内部構造。アクセラレーターはIOファブリックの外側に置かれているのが興味深い。ここは別にしたわけだ。この方式では、コンピュート・チップレットの数でメモリーI/Fの数が決まってしまうのだが、そのあたりをどうするつもりなのだろうか

　Sapphire Rapidsの場合、4つのタイルを鏡対称で接続する関係で、2種類のタイルを用意する必要があり、これが明らかにコストアップの要因になっていた。Emerald Rapidsでは巨大なタイル×2にしたのは、この方式では同一のタイルを180度回転させて接続するだけで済むため、タイルを一種類で済ませられる。

　上の画像の次世代Xeonの場合はこの方式を踏襲し、メッシュの横方向は1つのチップレット内で完結させ、縦方向を相互接続する形に変更したようだ。このやり方では、チップレット数が増えると縦方向が長くなりすぎる可能性があるが、おそらくはチップレット内では縦方向の接続を最小限とし、横方向を長めに取る形でバランスを取っているのだろう。