ロードマップでわかる！当世プロセッサー事情 第484回

7nmプロセスの次世代EPYCに自信満々　AMD CPUロードマップ

Zen 2ではIPCを改善
浮動小数点演算性能が倍増

　N7では、コアそのものにも手が入れられた。IPCの改善と浮動小数点演算性能の倍増がその主なものとなる。

後半2つはプロセス微細化の効果であって、直接アーキテクチャーとは関係ない。またFPUの能力を倍にした結果、ロード/ストアーユニットの能力も当然倍になっている

　まずIPCについては、フロントエンド側の改良が主要項目となっている。分岐予測の精度改良と命令プリフェッチの改良、命令キャッシュそのものの最適化とMicroOp Cacheの大容量化といったあたりが主要な項目である。

IPCの改良は主にフロントエンド側となる。今回はプレビューということで、あまり細かな説明はなかったので、それぞれの詳細は不明である

　一方浮動小数点演算については、ついにFPUの256bit化が実現した。ZenのFPUは連載333回で細かく論じたが、FP0～FP3という4つのFPUユニット(いずれも128bit幅)があり、256bit幅のAVX2命令の場合は、2つのFPUユニットを組み合わせて256bit幅とする形だ。

浮動小数点演算の改良点。必然的に1次データキャッシュの帯域も倍増しているはずだが、2次キャッシュ以降がどの程度性能改善されているかは不明。この辺りまで帯域を倍増させると、消費電力が急増するからだ

　Zenの場合はFP2の機能に制限があり、結果として256bitのFMA命令に関しては2サイクルを要していた。これがZen 2でどうなったかというと、表記を見る限りではFPUユニットそのものがすべて256bit化されたようで、結果として256bitのFMA命令も1サイクルで処理できるように強化された。

　ただそうなると、当然ロード/ストアーの強化も必要になる。256bit命令を1サイクルで実行できるということは、1サイクルあたり256biteロード×2、256bitストアー×1が必要になるからだ。

　このため、ロード/ストアー・ユニットも強化(おそらくは数を倍にするのではなく、1回のロード/ストアーできるバス幅を倍増)している。他にもいろいろ改良がなされているとは思うが、その辺りは今後のお楽しみという感じで今回説明はなかった。