ロードマップでわかる！当世プロセッサー事情 第484回

7nmプロセスの次世代EPYCに自信満々　AMD CPUロードマップ

Zen 2ではコアの構成を大きく変更

　さて、それよりも大きな話はコアの構成である。Zenコアの場合は1チップでSoC構成になっていた。つまりCPUコアとキャッシュのみならずメモリーコントローラー、PCIeとインフィニティー・ファブリック共用のI/O、それとチップセットまでが統合されていた。これがZen 2世代では大きく変更されることになった。

コアの構成。ちなみにこのスライドが出てきた状態では、まだ8ダイ構成になることは公開されていない

　“7nm CPU Chiplets”は要するにCPU側のダイであって、こちらはCPUとキャッシュ(おそらく3次キャッシュまで)、それとインフィニティー・ファブリックしか搭載されていない。メモリーコントローラやPCIeを含むI/O全部はすべて14nm I/O DIE側に移動した形になる。

　こうした構成になる理由は2つ考えられる。1つは7nmプロセス側の制約である。TSMCはハイスピードロジック向けのIPをN7向けに用意しており、これに加えてさまざまなEDAベンダーやIPパートナーがハイスピードI/OのIPを提供する形になるが、そもそも7nmでは駆動電圧が低いため、それこそUSB 1.1/2.0で必要とされる5VやI2C/SPI、SATAなどの3.3V系の信号を駆動するのは結構大変である。

　それもあって、現時点ではこうした(相対的に)高電圧なI/Oに関してはそもそもIPの提供が遅れている。したがって、これをCPUコアの中に統合するのはタイミング的に難しい。そこで、I/O周りは外部のコンパニオンチップにまとめてしまい、CPUコアとの間を高速リンクでつなぐ、という方式はZen 2に限らずしばしば見かける手法である。

　やや古い話になるが、中国HiSiliconは2014年にTSMCの16FF(16FF+ではない)を利用した、32コアのCortex-A57を搭載したサーバー向けSoCを開発しているが、この時も16FFを利用して製造されたのはCortex-A57のみで、周辺チップは28nmプロセスで製造され、TSMCのCoWoSを使ってつなぐという形になっている。今回AMDも周辺I/O周りを外出しにするのは、プロセス技術上必須だっただろう。