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スーパーコンピューターの系譜　性能を10倍に引き上げたCRAY-2

2014年10月27日 12時00分更新

文● 大原雄介（http://www.yusuke-ohara.com/）

　前回に続きCRI(Cray Research, Inc.)の話である。CRAY-1の完成後、シーモア・クレイはCRAY-2の設計に着手する。

CRAY-2

　これに先立ちクレイはCRIを辞任すると同時に、コンサルタントとして同社と契約する。また、クレイは本社から離れた場所での作業を望み、これを受けて同社はコロラド州のボルダーにCRAY Labsを開設。CRAY-2の開発はここで行なわれた。

1985年にCRAY Researchが配布したCRAY-2のカタログ(MP-0201)の表紙より

CRAY-2の目標は
CRAY-1の10倍の性能

　CRAY-2の設計目標は、CRAY-1の10倍の性能だった。世代毎に10倍というのはもはやクレの信念に近いのかもしれない。では、どうやってそれを実現するかが次の問題である。

　クレイの設計目標は単純だった。実行ユニット数を増やし、動作周波数を上げ、かつ信号遅延を減らせばいい。

　CDC 8600はまさしくこの好例で、CDC 7600を小型化することで信号遅延を削減し、さらに実行ユニット数を増やすため4台分まとめて動作させて、CDC 7600から大きく性能を引き上げようと目論んだわけだが、うまく行かなかったことは連載273回ですでに述べた通りだ。何がまずかったのかのかは後に回すとして、CRAY-2の話に戻ろう。

　CRAY-2は最大で4プロセッサー構成が予定されていた。厳密には「4バックグラウンド・プロセッサー」構成である。下の画像がその4プロセッサー構成だ。

CRAY-2のプロセッサー構成。1988年5月に配布されたカタログ(CCMP-0201E)から抜粋

　1つのフォアグラウンド・プロセッサーから最大4本の高速チャネルが出て、ここにディスクドライブやフロントエンド(いわゆる通信装置類)やテープドライブがぶら下る。

　そしてフォアグラウンド・プロセッサーとコモンメモリーの間には、4つのバックグラウンド・プロセッサーがぶら下るという構成である。

　強いていえば、このフォアグラウンド・プロセッサーというのは最近のCPUでいう所の、In-orderで駆動されるフォアグラウンド(キャッシュのプリフェッチ～デコードとスケジューラーまで)に相当し、バックグラウンド・プロセッサーはOut-of-orderで駆動されるバックグラウンド(実行ユニット～ライトバックまで)に相当するといったところだろうか。

　もちろんCRAY-2の方がもっと粒度が大きいし、フォアグラウンド・プロセッサーは他にもシステム管理などの作業も担っているので、厳密には違うのだが。

　このバックグラウンド・プロセッサーの構造が下の画像である。CRAY-1の内部構造と非常に良く似ていることがわかる。

バックグラウンド・プロセッサーの構造。CRAY-1と比較すると、VectorのShiftユニットが省かれており、メモリーとのI/FとしてCommon Memory Control Moduleなるものが追加されているのがわかる。CRAY-2 Computer Systems Functional Description Manual(HR-02000-0D)より抜粋

　といっても、多少は異なっている。まずアドレスサイズは32bitに拡張されている。またアドレス(A)レジスター/ベクトルレジスター(V)/スカラーレジスター(S)の数は同じだが、アドレスセーブ(B)とスカラーセーブ(T)のレジスターは省かれた。

　そしてベクトルユニットはLogicalとIntegerの2つになったりと細かく変更があるのは、おそらくはCRAY-1での使われ方を見ながら、ある程度最適化したものと思われる。

　搭載メモリー量とメモリー種別はモデルによって違いがあり、以下のようになっている。

CRAY-2の搭載メモリー量とメモリー種別
Background Processor	2	2	4	4
SRAM(64bit words)	64M	128M	128M	N/A
DRAM(64bit words)	N/A	N/A	N/A	256M
Disk Storage	4-18	4-18	4-36	4-36
6 or 12MB/sec channel	2-8	2-8	4-16	4-16
Magnetic Tape channel	0-8	0-8	0-16	0-16
100MB/sec channel	0-4	0-4	0-8	0-8