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ロードマップでわかる!当世プロセッサー事情第281回

スーパーコンピューターの系譜 経営陣の迷走に振り回されたCM-5

2014年12月01日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/

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 前回はThinking Machines社とCM-1/2について解説したが、今回はその続きから。CM-2が出て4年後の1991年、Thinking MachinesはCM-5を発表する。

Thinking Machines社のCM-5のカタログの表紙より。厳密には、これはCM-5の後継であるCM-5E(CM-5 Scale 5)の写真である

80486DXと同じ程度の性能の
「CM-5」

 CM-2までとCM-5の大きな違いは、プロセッサーそのものである。CM-1/2は1bitのプロセッサーを並べていたが、CM-5では33MHzのSPARCチップを利用する方針に切り替えた。

 下の画像がそれぞれのNodeの内部であるが、SPARCと32MBのメモリーと外部とのI/F、それと4データを同時実行できるベクトルFPU(要するにSIMDエンジン)をまとめている。

CM-5のノード内部。これはDaniel Hills氏とLewis Tucker氏(Thinking Machinesの研究部門ディレクター)が1993年11月のCommunicationss of the ACMに発表した“THE CM-5 Connection machine:A scalable supercomputer”より抜粋

 ここで搭載されたSPARCは、33MHzという動作周波数から考えるとLSI Logicの製造したLSI 64801の高速版といったあたりで、MB68901の方ではなかったようだ。

 同じLSI 64801を搭載したSPARCstation 1+(25MHz)よりは高速だが、CypressのCY7C601を搭載したSPARCstation 2(40MHz)よりは遅いといったあたり。SPARCチップそのものにも単精度のFPUが搭載されているが、これだけでは性能的に十分ではないと考えたためか、別途ベクトルユニットを搭載しているあたりが興味深い。

 ちなみに整数演算性能では、25MHz駆動のSPARC 7チップ(おそらくSPARCstation 1+上でのテスト結果)のDhrystone性能が14.2~14.3DMIPS(Dhrystone 2.1)とされている。

 MS-DOS 5.0が動く33MHz駆動の80486DXマシンでの性能が最大18.1DMIPSというあたりで、動作周波数の差を勘案すると、だいたい80486DXと同じ程度の性能と考えてもらえばいいだろう。

 個々のNodeはかなり重厚なものになったが、これを32台つなげたのがCM-5の最小構成である。それぞれの最小構成ノードは下の画像のように小さくまとまっている。

CM-5の最小構成ノード。出典は先の画像と同じ。PNがProcessor Node、IOPはIO Processor、HIPPIはHIgh Performance Parallel Interfaceの略である

 もう少し細かくこれを記したのがその下の画像で、それぞれのNodeがData NetworkとControl Network、さらにDiagnostic Networkという3種類のネットワークにつながっているのがわかる。

CM-5の最小構成ノードの詳細。これは1996年2月に同社が出した“The Network Architecture of the Connection Machine CM-5”という論文より

 このネットワークの中身だが、論文によればControl NetworkとDiagnostic NetworkはシンプルなTree構成、Data NetworkはFat Tree構成になっている。Control Networkそのものは各ノードにそれぞれのプログラムを実行させる、文字通り制御のためのネットワークだ。

 一方、Diagnostic Networkはそれぞれのプロセッサーユニット自体の診断が可能なJTAG(Joint Test Action Group)という、半導体のテストやデバッグに多用される標準的なI/Fに準拠したものになっている。

 Data Networkは各プロセッサー同士が通信したり、結果を戻したりするのに利用するもので、ここが一番帯域が必要になる。ネットワークチップは1μmプロセスを使ったカスタムチップで、親とは8bit幅の双方向、子とは4bit幅の双方向リンクになっており、動作周波数は40MHzとなっている。

 Fat Treeというのは、親になるほど幅が太くなる構成である。図1はこれをわかりやすく示したものだが、個々のプロセッサーノード(PN)と真上のネットワークノード(黄色)との間は4bit幅/40MHzということで20MB/秒の双方向リンクとなり、黄色のネットワークノードとさらに上にあるネットワークノード(緑色)の間は8bit幅/40MHzということで40MB/秒の双方向リンクで接続されることになる。

Fat Treeの構造図

 このFat Treeという技法はHPCの分野では広く使われている方法であるが、これでもつかどうかはどの程度各プロセッサーノードが他のプロセッサーノードで通信するかで変わってくる。それもあって、CM-5では実際にはやや複雑なFat Tree構成で個々のプロセッサーノードを接続している。

CM-5のFat Tree構成。単純なFat Treeではなく、多重化したつなぎ方になっている。出典は先の画像と同じ論文

→次のページヘ続く (CM-5のプロセッサー

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