ロードマップでわかる！当世プロセッサー事情 第484回

7nmプロセスの次世代EPYCに自信満々　AMD CPUロードマップ

ダイサイズから割り出す
Zen 2コアの構造

冒頭の画像から7nm EPYCのみを切り出して、縦横比を調整してみた。多少画像が荒いのはご容赦を

　上の画像は基調講演の後で示された7nm EPYCのサンプルだが、パッケージ全体は既存のEPYCと一緒の75×58mmなので、ここからダイサイズを計算すると、以下のようになる。

CPU:7.25mm×10mm＝72.5mm²
I/O:15.3mm×27.8mm＝425.3mm²

　ちなみにZenコアを搭載した既存のダイは213mm²なので、I/OチップはZenのダイのほぼ倍サイズになっている。

　理由はインフィニティー・ファブリック・スイッチがかなり容量を食うだろうということと、このI/Oチップにもキャッシュ(4次キャッシュ兼ディレクトリーキャッシュ)が搭載されるためと筆者は予測しているが、さすがにこれをデスクトップやモバイルに持ち込むのは、コスト的にも機能的にも無駄が多い。

　おそらくこのI/Oチップをそのまま使うのはEPYCと次世代のThreadripperのみで、デスクトップ/モバイル向けには別のI/Oチップを用意すると思われるが、それは例えば下図のようなものになるだろう。

デスクトップ/モバイル向けプロセッサーの構成予想図

　最低1つのZen 2ダイのほか、ハイエンド向け(Ryzen 7の上位グレードや、ひょっとするとRyzen 9など)には2ダイ構成もありえるだろう。

　逆にメインストリーム向けにはZen 2ダイ+(おそらくはやはり7nmで製造される)VEGAのダイを搭載することでGPU統合が可能になる。ひょっとするとGPUもI/Oチップの中に含むかもしれないが、その場合は14nmないし12nmでの製造になるので、あまり性能が上げられないことになる。

　このあたりはもう筆者の推測なのであまり真面目に受け取ってほしくないのだが、ラインナップを自由に作りやすい。図の構成ではインフィニティー・ファブリック・スイッチの規模も小さいし、ディレクトリーキャッシュの必要もないため、4次キャッシュは搭載しないだろう。

　そうなると相当I/Oチップのダイサイズは小さくできるはずである。このデスクトップ/モバイル向けのI/Oチップを100mm²以下に抑えられれば、かなり価格競争力は高いだろう。