ロードマップでわかる！当世プロセッサー事情 第862回

「ビル100階建て相当」の超難工事！ DRAM微細化が限界を超え前人未到の垂直化へ突入

限界を打破するハイブリッドボンディング
AIの進化を支えるHBM積層技術の新潮流

　HBMといってもDRAMには違いないわけで、セルの構造の進化そのものはDRAMと違いはない。異なるのはパッケージ技術のみである。そのHBM、AIブームのおかげで猛烈な売り上げが立ち、かつどんどん高速化しているというのはご存知のとおり。

これは2023年のデータなので、右のグラフには"HBM3 (This work)"と書いてある。内容が古いのは仕方がない

　問題となるのは、より高い帯域が求められていることと、もう1つは積層数が多すぎて高さがかなりのものになっていることだ。

それぞれの基板をギリギリまで薄く削っても、基板同士の接続にBumpを使っているのでそこが厚みを減らせない最大の要因ではある

　これは2つのデメリットがある。1つは高さがありすぎて、ASICの横に置くとASICの高さを超えてしまうこと。これは、ヒートスプレッダの工夫が必要になる。それともう1つ放熱の問題もある。HBMの場合、積層の一番下にASICとのI/Fのダイが入るが、この発熱を逃がすためには上に積みあがっているDRAMのダイを経由して放熱する必要があるのだが、層数が多くなると放熱効率が当然悪いことになる。

　特にHBM3以降(3/3E/4/4E)では信号速度が高速化する分発熱量も多いので、これをなんとかしないと発熱を抑制する(＝信号速度を低めに抑える)必要性が出てしまい、好ましくない。

　ではどうするか？　というと、従来のμBumpを使った接続方式から、Hybrid Bondingに切り替えるというやり方である。

Hybrid Bondingは、TSMCのSoICと同じく、接触面を極めて平滑にして分子間力で接続する方式だ

　これによりμBumpがなくなる分高さを削減できるし、ついでに言えばμBumpを使った時より電気抵抗も下げられる。加えてダイ同士を極めて高密度に接触させられるので、熱抵抗も下がることになる。

　実際高さが減じられたうえ、画像右にあるように熱抵抗も15～30%削減できるとしている。欠点としては、ダイを削る(右下のHCB Process flowで言えばDishingの部分)際に従来より極めて平滑度を上げる必要性がある。おそらくHybrid Bondingに対応できる新しい研磨装置と研磨材料が必要になるので、そこにコストがかかることと、その後にHybrid Bondingならではの工程が入ることだろう。

　ただすでにHybrid BondingはTSMC以外にも多くの前工程/後工程企業が手掛けているので、これから手順を開発するほど手間がかかる技術ではない。わりと現実的に実用化は可能かと思われる。

　ということで昨今のDRAMの進む方向性を簡単に説明した。足元では引き続きDDR5を始めとしたDRAMの入手難が続き、ついにビデオカードが入手困難、発売中止などいろいろ影響は出ているが、これはあくまでも一過性の話であり、その対応とは別に各DRAMメーカーは将来を見据えていろいろ水面下でやっている、という話である。