ロードマップでわかる！当世プロセッサー事情 第862回

「ビル100階建て相当」の超難工事！ DRAM微細化が限界を超え前人未到の垂直化へ突入

限界を迎えた微細化と信頼性の壁
DRAMはNANDフラッシュ同様の3D化へ

　Row Hammerも昔から知られている副作用で、DDR2世代までは大して問題になっていなかったが、DDR3世代以降で問題になり始めており、現在も無縁ではない。

Row Hammerは、複数のセルから電荷が漏れ出し、他のセルに影響を与える現象。図で赤い部分が漏れ出す元である

　宇宙線などに起因するセルの書き換えに弱くなっているのも事実である。また先にアスペクト比の話をしたが、もうこれ以上アスペクト比を高めるのは構造が崩れかねないため難しく、微細化にともなって穴同士の間隔が狭まった(＝絶縁層の厚みが減った)ことに起因するリーク増大も問題である。

宇宙線などに起因するセルの書き換えに弱い。これは頻度次第であり、サーバーなどではECCなどを利用して「データが書き換わってもそれを検出・訂正する」ことで対処している

微細化で穴の間隔が狭まるとリークが増大する。底面積を広げれば深く掘れるが記憶密度が減ってしまう。現状の1:50や1:100というアスペクト比も、かなり高度な製造技術によるものである

　さらに、DRAMアクセス用のトランジスタも、DRAMセルそのものの高速化にともない高速なものが求められている。

ロジックプロセスと異なり、DRAMプロセスに今すぐFinFETやGAAを突っ込むのは、特性的な意味でもコストの意味でも結構難しい

　ここまでが現状の問題である。これらの問題をどうにかできるのか？　というと結論から言えば無理である。もちろん遠い将来にはもっと優れた材料がそろって、現在の問題を解決してさらに微細化を進められるかもしれないが、現時点で見えている範囲では無理である。ではどうするのか？　というと、フラッシュメモリーと同じく3D化の方向である。

DRAMの世代やメーカーで多少の差はあるが、DRAMのダイに占めるセル・アレイの面積そのものは60%前後というのが一般的である。ということはその部分を二階建て構造にしてしまえば面積を4割ほど減らせる、逆に言えば同じダイサイズなら容量を4割増やせることになる