ロードマップでわかる！当世プロセッサー事情 第699回

Foveros Directを2023年後半に出荷　インテル CPUロードマップ

配線密度をさらに3倍に上げたFoveros

　さて本題はここから。今回のIEDMでインテルは8本の講演を行なった。そのうちの1つがPaper #27.3の“Enabling Next Generation 3D Heterogeneous Integration Architectures on Intel Process”という論文である。要するにFoverosの話である。

これはインテルによるダイジェスト。より高密度なパッケージ接続技法に関するものである

　Foverosの話は今年のHotChipsでも触れられており、この内容を連載682回でも説明しているが、いろいろ不明な部分が明らかにされた格好だ。

　Ponte VecchioやMeteor Lakeなどがその良い例だと思うが、Chiplet(インテル用語ならタイル)を組み合わせることで、一見するとモノシリックなチップ(QMC:疑似モノシリックチップ)を作ることがすでに可能になっている。

QMCという呼び方が一般的かどうかは判断しにくい。あまり一般的でない気もする

　上の画像は概念というか現実には存在しないチップであるが、Top ChipletとBase Chiplet同士は直接Hybrid Bondingで接続される。Base Chipletの中で外部に信号を出したい、あるいはTop Chipletから直接外部に信号を出したい(が、真下にBase Chipletがある)場合は、TDV(Through Dielectric Vias)を使って下に信号を引っ張ればいい。

　またTop Chipletの真下にBase Chipletが存在しないケースでは、単にTDVを挟んでパッケージと接続する形になる。基本的にこの構成はFoveros Omniで実現できるという話は以前説明されたとおりだ。今回の話はこの続きとなる。

　Foveros OmniはBump Pitchが25μm、つまり1mm²のサイズに40×40で1600本の配線を通せる構成になっていたが、より配線密度を引き上げる必要がある、とする。

左は2021年のIEDMで発表されたもの。実はFoveros OmniはまだBumpを使っているのでHybrid Bonding「ではない」

　連載682回で説明したように、Foveros Omniの次にあたるFoveros Directでは、Top ChipletとBase Chipletの間にBumpを挟まず、おそらく分子間力を利用して直接銅配線同士を接続する仕組みが使われるとしていたが、これがおそらく9μmピッチと想定されていた(正確な数字は未公表)。

　これで配線密度は2.78倍、1mm²あたり1万2000本強の配線を通せる格好になるが、今後QMCがさらに広く使われるようになると、これでは足りないという話になる。今回発表されたのは、なんとピッチを3μmまで縮めたものである。

ピッチが3μmなので、接触部の寸法そのものはおおむねその半分の1.5μmほどになる

　真ん中のグラフにあるように、今年のHot Chipsで公表されたものは9μmのものだったが、これの密度をさらに3倍に上げた、ということになる。

　当然これでHB(Hybrid Bonding)を実現しようとすると、構造に対してより敏感になるとしているが、なにしろ接触部の面積が9分の1になるからこれは当然である。なのでCMP(Chemical-Mechanical Polish:半導体製造で、エッチングした後に不要部を取り去る際に、化学薬品などを使って削り取る工程。イメージ的にはコンパウンドを使って磨く感じになる)をうまく利用して平滑さを上げることが重要としている。

　実際一番右にあるパッド(接触部)の高さの測定結果を見ると、側面がほぼ垂直に立ち上がるようになっているのがわかる。これが斜めになったりしていると接触面積が減ってしまうわけで、このあたりをうまく作り込むことが重要とする。