ロードマップでわかる！当世プロセッサー事情 第572回

データフロー方式で成功したCerebras SystemsのWSE　AIプロセッサーの昨今

ダイ同士をワイヤーでつなぎ
独自のコネクターでパッケージング

　ところでこのコア同士をどうつなぐか、であるがこれは2Dメッシュである。ただ、WSLは84個(12×7)のダイに分かれている。これはマスクがこの1個分として作られているので、同じマスクを84回移動しながら露光して製造するわけだが、通常はこれを切り落とすことになる。

　したがって2Dメッシュも個々のダイの中は問題なく接続できるが、ダイの間は通常切り落とされることになるため、ここに配線を通せない。そこで後工程でダイの間にワイヤーを通すという荒業で対策している。

　ダイとダイの間は切り落とす。この切り落としの領域(要するに切り代)のことをScribe lineと呼ぶ。ここは露光のはざまになるので、トランジスタも配線も実装できない

ダイの間にワイヤーを通すことでコア同士をつないでいる。ここをどうやって作ったかに関して今のところ詳細な説明はない(そのうちどこかでTSMCが発表しそうな気もするが)

　また当然Defect(欠陥)も問題になる。これに関しては、冗長コアと冗長配線を用意、欠陥箇所を迂回する形で利用できるとした。

TSMCの16FF+はかなり熟成されたプロセスなので、欠陥はそう多くはないとは思うが、だからといって欠陥0にはならない

上一列が冗長コアである。同様にコア間のリンクに関しても冗長リンクが用意されるとしている

　パッケージも独特である。まずFlip Chipの形でプリント基板に装着するわけだが、その際に中間的な熱膨張率を持ち、両者の差を吸収できる独自のコネクターを開発したそうだ。

Flip Chipの形でプリント基板に装着する。そもそもシリコンとプリント基板では熱膨張率が違う上、これだけダイが大きいと相当寸法に狂いが出そうである

独自のコネクター。もう少しダイサイズが小さければCoWoS（高密度パッケージ技術）などでも良かったのだろうが、これだけ大きいとCoWoSをそのまま使うわけには行かないだろう

　ちなみにソフトウェア的には当然既存のフレームワークを変換して利用する形になる。これだけコアがあると小規模なネットワークであればまるごと全部をオンダイ（オンウェハーというべきか）に載せることも可能とされる。

ソフトウェアは既存のフレームワークを変換して利用する。逆にここに載せきれない場合は、ウエイトを入れ替えながら動かすような形になるので、若干効率は落ちるはずだ。今のところ、どんなネットワークならまるごと載るかといった情報は出てきていない