ロードマップでわかる！当世プロセッサー事情 第752回

Emerald Rapidsは32コアを境に性能に大きな差が出る　インテル CPUロードマップ

　連載750回に引き続き、12月14日の“AI Everywhere”イベントから、今度は第5世代Xeon ScalableことEmerald Rapidsの詳細を説明しよう。

Emerald RapidsにはXCC、MCC、LCCの3種類が存在する

　まずダイの構成から。発表記事にもあるように、64コアで2タイルのXCC(eXtreme Core Count)と32コアで1タイルのMCC(Medium Core Count)、それと20コアで1タイルのEE LCC(Energy Efficient Low Core Count)の3種類が存在する。ここで問題になるのがMCCである。

第5世代Xeon Scalable。個々の数字については後述する

　まず順を追って説明すると、XCCは32コア×2なわけだが、上の画像にある右側のパッケージ写真を切り抜いて縦横補正を掛けたのが下の画像だ。

黄色の部分がUPI/PCIeとアクセラレーター各種と考えられる

　タイルの中は7×5＝35個のブロックと、その上下に大きなエリアがある。そして赤枠のブロックだけ中央に縦線が入っており、他のブロックと様相が異なる。おそらくこれがDDR5のI/Fブロックと考えられる。

　逆にPCIeやアクセラレーターらしきものは35個のブロックには見当たらない。ここから考えると、XCCのタイルは下図のような構造になっていると推定される。

XCCのタイル構造推定図

　このタイルを2つ用意し、片方を180度ひっくり返して接続することで、2タイルのXCCが完成するわけだ。このXCCのTileは連載715回でも推定した通り、25.2×30.9mmで778.7mm²という巨大なものになる。

　ちなみにこの計算ではCPU＋3次キャッシュのブロックが33個という計算になるが、それをアクセラレーターに割り振っている感じもしない。おそらくだが33個分のCPU＋3次キャッシュのブロックが用意され、うち1つは冗長ブロックに割り当てているのだと思われる。

　実際これだけ大きなダイサイズだと、冗長ブロックを用意しないと歩留まりがかなり悪くなりそうだからだ。ちなみにこのタイルを2つつなげると以下の構造になると考えられる。

• CPU/3次キャッシュブロック×66(うち2つは冗長ブロック)
• メモリーコントローラー×4(おのおの2ch)
• PCIe/CXL×6(うち1つはPCH接続用のDMIに割り当て)
• UPU×4