ロードマップでわかる！当世プロセッサー事情 第744回

41社でRISC-V財団を創立　RISC-Vプロセッサー遍歴

RISC-V財団の創立メンバーは41社
活動資金を自前でまかなえる規模

　前回の続きとなる、RISC-Vプロセッサー遍歴の4回目をお届けしよう。2016年に入ると、RISC-Vの普及は加速していく。そもそもRISC-V Foundation（財団）の創立時点では、4種類(Platinum/Gold/Silver/Audit)+1(Funding)のレベルがあった。Platinum～Auditの各レベルの説明は下の画像になるが、要するに毎年2万5000ドル支払えばプラチナスポンサーとして取締役会に参加できるし、1万ドル支払えばゴールドスポンサーとなり、委員会の議長に就くことが可能である。年間5000ドルのシルバースポンサーではミーティングへの参加資格が得られる。PCI-SIGなどとよく似た、わりと一般的なシステムである。

Auditorは投票権がないが、ミーティングへの参加が可能である。ただこれに2500ドル払うなら、さらに2500ドル足してシルバースポンサーになる方がメリットが大きく、それもあって2016年7月の時点ではメンバーが2社しか存在しない

　これとは別にFounding Memberという「ステータス」があるのだが、これは2016年7月までに出資した企業に与えられるもので、レベルは必ずしもプラチナである必要はない。

普通はFounder Memberというと立ち上げに参画したメンバーのみだが、RISC-V FoundationはFounder（創立者）の幅を広く取っている気がする

　実際2016年11月のMember Directoryを見ると、41社がFounding Memberであることが示されており、例えば台湾のAndes Technologiesは2016年7月時点ではFounding Memberであるものの、Silverでしかない。ちなみに41社を並べると下表のようになっている。

RISC-V財団の創立メンバー
グレード	メンバー
Platinum	Berkeley Architecture Research、Bluespec、Cortus、Draper、Google、HPE、IBM、Mellanox、Microsemi、Microsoft、NVIDIA、Oracle、Qualcomm、Rambus、SiFive、WD
Gold	AMD、BAE Systems、Esperanto Technology、Espressif、IDT
Silver	Andes Technology、Antmicro、Blockstream、Codasip、ETH Zurich(チューリッヒ工科大)、Gray Research、IIT Madras(インド工科大学マドラス校)、Intrinsix Corporation、Lattice Semiconductor、lowRISC、Minima Processor、ROA Logic、Rumble Development Corporation、Runtime.io、Sur Technology、Syntacore、Technolution、VectorBlox Computing Inc.
Auditor	ICT(中国科学院大学)、MIT CSAIL(MITコンピュータ科学・人工知能研究所)

　この時点でインテルこそ名前を連ねていないものの、AMDやIBM、Qualcomm、NVIDIAなどのCPUメーカーに加え、Googleやマイクロソフトなどのソフトウェアベンダー、MellanoxやWD、IDTなどのメーカーまで参画しているのは、少なくとも第一歩としては大成功として良いと思う。またFounder Member以外でもMicronやNXPがともにプラチナで入っており、RISC-V Foundationの活動資金を自前でまかなえる目途が立ったことも大きい。

　メンバーの中で、わりと初期から前向きになっていたのがNVIDIAとMicrosemi、WDといった独自のASICを製造する企業(これらの企業は自社製品の組み込み用にRISC-Vを利用するつもりだった)と、そのASIC向けのプロセッサーコアを提供するメーカーだった。

　一番最初にRISC-Vが目指した市場は、ASICの組み込み用だった。下の画像はこれを端的に示したものだが、例えばNVIDIAのTegra SoCではCPUコアはCortex-A9で、これにNVIDIAのGPUコアを組み合わせたものである。ただそれ以外に多数の機能ブロックが存在する。

構成からいってこれは2010年に登場したTegra 2のもの

　Tegraの場合でもISPやWi-Fiなどの無線系、オーディオ、セキュリティー、パワーマネジメント、画面出力など多数のブロックが存在するわけだが、だいたいにおいてこういう機能ブロックには「1つ以上の」プロセッサーコアが搭載されている。

　上の画像で言えば、NANDのコントローラーには、NANDのアクセスやエラー訂正/ブロック代替処理、ランダムアクセスをブロックアクセスに変換などさまざまな機能が要求される。もう少し後の時代になると、このあたりを全部フラッシュメモリー側でハンドリングするUFSストレージが出てくることで処理が楽になるが、この当時はまだUFSが存在しておらず、SoC側で全部ハンドリングする必要があった。

　当然このフラッシュの制御のためには、相応の性能のCPUが必要である。ここをケチると処理が間に合わないから、フラッシュのアクセス速度が全体的に低下することになる。これは他のブロックも全部同じことであって、機能ブロックのCPUには次の特徴がある。