ロードマップでわかる！当世プロセッサー事情 第728回

2024年に提供開始となるSF3プロセスの詳細　サムスン 半導体ロードマップ

新技術によりリーク電流を大幅に削減

　ここまで説明してきたようにSF3はGAA(Samsung用語ではMBCFET:Multi Bridge Channel FET)を採用しているが、これはインテルのRibbonFETなどと同じようにNano Sheetをゲートに使う構造になっている。この構造のメリットを端的に示したのが下の画像だ。

これは上から見た図になる。FinFETは2 Finの構成で、これとWide Nano Sheetはほぼ同じ幅。高密度版のNarrow Nano SheetはFin 1本分程度に収まる

　FinFETの場合、駆動電流を増やす(＝高速化する)場合にはFinの数を増やすことになるが、これは底面積がそれだけ増えることになる。ところがNano Sheetの場合、Sheetを垂直方向に積み重ねる形なので、3枚重ねようが4枚重ねようが底面積は不変である。したがって同じ底面積でより高速化が可能である。

　また高密度版の場合は底面積が減らせるので、それだけセルの高さを抑えられることになる。この底面積と速度の関係をまとめたのが下の画像である。

これはSF4(4LPP)との比較。ちなみにこの面積削減はトランジスタのサイズの話で、セルサイズがここまで減るか？　というのは別の議論になる(配線層も関係してくるため)

　UHD(超高密度)は1～2 Sheet、HD(高密度)は1～3 Sheet、HP(高性能)は1～4 Sheetと、Sheetの枚数を増やすとそれだけ動作周波数を上げやすくなるし、FinFETと異なりゲートの周囲が完全に絶縁層で覆われている^(*5)分リーク電流に起因する消費電力を削減でき、また上で述べたようにNano Sheetを垂直に積層する関係で、特に高速のトランジスタの場合には底面積削減にも貢献する。

^{(*5) FinFETは、Finそのものは絶縁層で覆われているが、Finの根本は絶縁層がないのでそこからのリークを止められない。}

　このNano Sheetの幅と特性に関する結果が下の画像だ。

単にNS1とNS4のギャップを縮めるだけでなく、全体的な抵抗値を下げることにも成功。最初に比べると、Phase-4のNS4は20%も抵抗値を下げている

　別にNano Sheetに限った話ではないが、配線の幅は広いほど抵抗値が低くなる。したがって一番狭いNS1と一番広いNS4を比較した場合はNS1が一番抵抗が高くなり、NS4が低くなることそのものは当然の原理だが、一番最初(上の画像の右グラフのグレー)では、NS4の抵抗値を1とするとNS1の抵抗値の差が18%となっていた。

　ところがこれを2回(Phase-1/Phase-2)見直しを掛けて製造方法(growth rate)やソース/ドレインの比率を調整することで、最終的にNS1とNS4の抵抗値の差を4%まで縮めることに成功した、とされる。

　先ほどGAAだとリーク電流が減る、という話をしたがこれに関する詳細が下の画像である。

左の図と中央のグラフは2019年のIBMのもので、今回のSamsungのものは右側

　一般論としてソースとドレインの距離が近いと、ソースとドレインの間でのリークが問題になってくるが、これも新しい技術(具体的な手法は未公開)により大幅に削減した結果として、リーク電流の絶対値と、リーク電流のバラつきの幅、両方が大幅に削減されたとする。

　ちなみにグレーが従来のリーク電流(の最大値と最小値、中央値)、青がSF3のものである。Wide Nano Sheetの方が若干リーク電流は多いが、それでも従来に比べると大幅削減されているのがわかる。