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Foveros Directを2023年後半に出荷　インテル CPUロードマップ

2022年12月26日 12時00分更新

文● 大原雄介（http://www.yusuke-ohara.com/）　編集●北村／ASCII

Hybrid Bondingは土台の反りをいかに抑えるかがポイント

　下の画像が今回試作されたHBの断面写真となる。一見する限りはかなり綺麗に接続できており、またテストの結果も良好とのこと。

微妙にChipletのずれはあるが、問題なく接続できていることはわかる。ただ接続部の幅が1.5μm程度しかないので、Chiplet同士のずれを0.1μm未満に抑えないと厳しいわけで、より精密な制御が必要になる

　下の画像がこのHBを構築するための製造プロセスである。

1～5はTop ChipletとBase Chipletの両方に対して行うので、ここは並行して実施され、6で組み合わされる形になる

　左上から横方向に順に、下のようなけっこう面倒な処理になっている。

1:土台(Carrier)にChipletを置く
2:その上に誘電材を構成する
3:CMPを使ってこれを平坦化する
4:必要な個所にTDVを構築する
5:全体の上にHB層を構築する
6:1～5をもう一度繰り返し、製造されたTop Chipletをひっくり返して載せる
7:土台を外す
8:全体をパッケージに載せる

　この2番目、つまりChiplet全体を覆うように誘電材を構築するという処理が意外に大変で、土台の反りをいかに抑えるかがポイントとの話であった。

CMPを使うためには通常のシリコンウェハーと同じサイズのキャリアを使う必要があり、当然反りが問題になりやすい。特に左図のように、Chipletの隙間は落ち込むわけで、ここで十分な高さまで誘電材を埋めるのが、反りがあると大変だった模様

　またこの角にあたる部分は強度的にストレスがかかりやすいので、欠けないようにするのが大変だったという話も紹介された。

具体的にどうすれば割れを発生させずに済むかに関しては当然秘密であるが、パラメーターの調整次第という話であった

　さらに言えばこの誘電材の構築後の平滑化(先の3)にあたっては、20μmほど削り込む必要があるとされる。これは通常のCMOSプロセスの10倍だそうで、通常のCMOSプロセスと同じスラリー(研磨剤)を使っていたら時間がかかりすぎてしまう。

　そこでおそらくはもう少し荒い研磨剤を用意するとともに、削り方を工夫することで実現した、とされる。

左がまだ削る前である。Chiplet #1と#2の間に電極を設けたいわけで、まず全体に広く電極の材料を塗布、CMPによって高さをChiplet #1/#2と同じところまで削り込む格好である

　その分荒れ具合は少し大きくなっているようで、通常のCMOSプロセスで使うスラリーだと0.75～1Å程度を削れるのに対し、今回使ったスラリーでは3.2～3.3Å程度を一気に削れるようになったそうだ。

　もちろんこのままでは荒すぎる気がするので、あるいはまずこの荒いスラリーで大雑把に削った後、最後により目の細かい(?)スラリーでより厳密に削ったのかもしれないが(どの程度まで削れば分子間力での接続に十分なのか、に関して筆者は情報を持っていない)。

　ところで先にTDVについて少しだけ触れた。一般にはこれはTSV(Through Silicon Vias:シリコン貫通電極)を使うが、インテルはこれをTSVではなくTDVを使うのが効果的としている。両者の違いは材質で、要するに銅配線を使うか、誘電材を使うかである。

　CMOSプロセスではここにタングステンを使ったりするが、TSVでは通常銅である。ではTSVをTDVにするとなにが良いか？　というのが下の画像だ。

少なくともTDVを使うのはこの世代からで、初代のFoveros DirectはTSVベースと思われる

　TSVは配線密度を上げると配線抵抗も急速に増えることでIR Drop(要するに電圧降下だ)も大きくなる。一番右のグラフがわかりやすいが、TSVでは配線に起因する寄生容量が比較的大きく、また信号周波数の影響を受けやすい。TDVだとこの影響が少ないため、Power/Signal Integrity(電源供給や信号送受信の収束性)が向上する、とのことだった。

　今回の発表は、「次世代の」Foveros Directを目指したものであり、3μmまで配線ピッチを縮めることが現実的に可能、というものとなっている。こうなると1mm²あたり11万1千本以上の配線密度を実現可能で、しかもTSVを利用した場合より良い伝達特性が実現できる、というものであった。

　少なくとも2023年後半登場の第1世代Foveros Directには利用されないので、今すぐどうこうという話ではないが、まだまだ3Dパッケージング技術は発展の余地がある、ということを知らしめる発表となった。