ロードマップでわかる！当世プロセッサー事情 第496回

AMD CPUロードマップ 　ダイの大きさから考察する第3世代Ryzenの構造

いまいちはっきりしない
Core Complexの構造

　昨年開催されたAMDの発表会Next Horizonでも、今年のCESの基調講演でもはっきりしなかったのはCCXの構造である。

　下の画像はZenベースのダイの内部ブロック図であるが、2つのCCXは直接つながっておらず、インフィニティ・ファブリック経由での接続となる。

Zenベースのダイの内部ブロック図。左中央に2つのCPU Core Complexがあり、それぞれはScalable Control Fabric/Scalable Data Fabricにのみつながっているのがわかる

画像の出典は、“Processor Programming Reference (PPR) for AMD Family 17h Model 01h, Revision B1 Processors”

　これを簡単に書けば、下図のような構成になる。

Zenベースのダイの内部ブロック

　Ryzen、あるいはRyzen 2の場合、このインフィニティ・ファブリックはCPUダイの中だけで閉じているのでこれでも問題はなかったのだが、Zen 2ベースの場合はメモリーなどに対してもインフィニティ・ファブリック経由で接続することになる。

　ということは、この構造を継承したとすると、下図のような構図になってしまう。これは果たして合理的かどうか？　という話だ。

Zenの構造を継承した場合の、Zen 2の内部ブロック

　CPUダイの側とI/Oダイの側の2つのインフィニティ・ファブリックのスイッチが連携して動くとすれば、インフィニティ・ファブリックをまたいでのCPUコア間の通信がさらに遅くなることになる。

　逆に連動していないとすれば、CPUコアからメモリーアクセスを行なう場合、CPUコア→CPUダイ側のインフィニティ・ファブリック スイッチ→I/Oダイ側のインフィニティ・ファブリック スイッチ→メモリーコントローラー、と2つのスイッチを挟むことになり、そうでなくても大きくなりそうなレイテンシーがさらに増えることになり、あまり賢明とは思えない。

　それもあって筆者は、Zen 2世代では下図のようにCCXが拡張されたのではないかと考えている。

筆者が想像するZen 2の内部ブロック

　つまりCPUコア同士はインフィニティ・ファブリックを介さず3次キャッシュ経由で直接接続されており、この3次キャッシュにインフィニティ・ファブリックのI/Fだけが用意されている。そしてインフィニティ・ファブリックのスイッチそのものはI/Oダイの側に集約されているという案だ。

　そもそもなぜCCXが4コアベースなのかといえば、Raven Ridgeが4コアだからというのが答えになる。4コア製品が最小単位だからCCXは4コアベースとし、8コア製品はCCXを2つ搭載したわけで、もし最小構成が8コアならばCCXを8コアに拡張してもかまわないということだ。

　もっともこの案にもいくつか欠点がある。最大のものは、これだと仮にRaven Ridgeの後継、つまり7nmで製造されるGPU統合RyzenがCPUとGPUをモノリシック（一体的）なダイで統合する場合にやりにくいことになる。また7nm世代でも、モバイルや組み込み向けに最小構成が4コアだとすれば、やはり8コアでCCXを作るのは無駄が多すぎる。

　それとSenseMIはインフィニティ・ファブリック(正確にはScalable Control Fabric)をベースに構築されており、これのネットワークをI/Oダイ側に持っていって大丈夫なのか？　というのが現時点では判断ができない。