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ロードマップでわかる!当世プロセッサー事情第314回

スーパーコンピューターの系譜 GPGPUで遅れをとったインテル

2015年07月27日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/) 編集●北村/ASCII.jp

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ワンチップに複数コアを組み込む作戦で
Larrabeeを活用

 結局インテルはGPUの代替としてLarrabeeを利用することを放棄、既存のIntel GMAアーキテクチャーを引き続き改良し続けることにした。これは妥当というか、適切な戦略であったと思う。ただそれはそれとして、Larrabeeのアーキテクチャーそのものはまだ利用できる、とインテル自身は考えていた。それはまさしくHPC向けの用途である。

 もともとインテルはMPP(Massive Parallel Processing:超並列)に広く精通していた。その最初のものはiPSCで、これにParagonが続き、ASCI Redにつながることになる。

 これらのシステムは、いずれも汎用のx86プロセッサーを密結合する形でシステムを構築しており、当然その分システムのサイズや消費電力は大きくなっている。ところが、Larrabeeのようにワンチップの中に複数のx86コアが統合される構成なら、1個1個の性能は多少低くても、トータルとしての性能/消費電力比を高めることで、結果的に高性能なシステムを構築可能になる。

 ASCI Redを最後に、大規模なHPC向けシステムをインテルは開発・納入していないが、研究開発チームは継続してこうした研究を続けてきた。その一例が2006年のIDFで発表された80コアのチップである。このコアはx86とは互換性のない独自のものだが、TFLOPSクラスの性能と、3.1GHz動作の場合で10GFLOPS/Wの性能を実現できることを発表している。

2006年のIDFで発表された80コアのチップ。この時はまだ説明だけでチップのデモはないが、翌2007年2月のISSCCでは動作デモの報告がなされている。ちなみに各々のプロセッサーは浮動小数点の演算と、あとはデータのPush/Pop(送り出し/受け取り)の機能しか持っていない

 ISSCC 2007ではもうすこし突っ込んだ説明があり、1GHz動作で0.32TFLOPS、3.1GHzで1TFLOPS、ピークは5.67GHz駆動で1.8TFLOPSの性能になることが明らかにされている。これはあくまでも試作であって、同じ仕組みがLarrabeeに適用できるわけではないが、ワンチップに複数コアを組み込むMany Coreの方向性とLarrabeeは相性が良い、と判断したようだ。

 この結果インテルはLarrabeeの方向性を大きく変更し、HPCに向けたMany Coreのプラットフォームとして活用することにする。とは言え、この時点では大きく2つの要素が欠けていた。1つは絶対性能で、なにしろ16コアしかないため、いくら16wayのSIMDエンジンでもピーク性能はそう高くないし、実効性能はさらに見劣りする。

 もう1つは適切なプログラミング環境である。NVIDIAのCUDA、あるいはAMDのBrook+に相当するものを、この時点でインテルはLarrabee向けに提供できていなかった。そこでここから猛然とインテルは欠けているパーツを埋めるべく奔走し始める。続きは次回説明しよう。

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