配線長を20%削減
電圧降下は30%改善
ここからはそのIntel 4+Power ViaでE-Coreを集積したケースの効果について説明したい。インテルはE-Coreのみを8つ搭載したダイを製造した。
製造前のシミュレーションの結果によれば配線長はPower Viaの利用によりおよそ20%削減でき、またViaの数そのものも5%ほど削減されたとする。
また配線がどこまでで完結するかにしても、特にM3~M4あたりでけっこう差が出ており、M0~M2くらいまでで完結する近距離の配線にはあまり効果がないが、もう少し長距離をつなぐ配線での短縮効果が明確である。またPowerViaを採用することで、エリアの有効活用も可能になったとのことだった。

左側は、3つ上の画像でいうところの4つのE-Coreブロックの右下のブロックと思われる。もちろん場所によって利用率に差はあるが、95%程度の利用率の部分を拡大したのが左側。全体として90%以上の利用率になったとしている。これはかなり高い比率である
ちなみにエリアの有効活用そのものは何度か最適化を繰り返すことで高められるが、その最適化にかなりの時間がかかる。例えばBroadcomが7nmプロセスでVulkan CPUコアの物理配置配線の最適化をしたときは1ターンに3ヵ月を要し、これを4回繰り返した。つまり最適化だけで1年を費やしたことになる。それを考えると、この90%以上の最適化をどの程度の期間で実現したのかは興味あるところである(開示はされなかった)。
ここからは実際のシリコンでの実績。動作周波数は1.1Vで3GHzを達成、また配線抵抗に起因する電圧降下も20mV~40mV削減できたとする。
Frequency benefitが6%というのは、つまりPowerViaなしの場合のE-Coreは1.1Vでは2.82GHz程度までしか行かなかった、という話である。おもしろいのは右側で、PowerViaなしでは4つのE-Coreが完全に同一なのに対し、PowerViaありでは若干違いがあるということだ。それもあってか電圧降下防止の効果は20mV~40mVとバラつきがある。平均30mV程度で、これが3割相当というわけだ。
この電圧降下改善に起因する性能向上、回路自身にもけっこう依存するようである。下の画像3がその詳細であるが、回路によって大幅に改善するものと改善しないものがある(なかにはむしろ下がるケースもある)が、平均6.7%程度の改善がPowerViaの採用で実現したとしている。
また歩留まりに関して言えば、PowerViaの欠陥密度低減は、使わない場合と比較して2四半期分程度の遅れで済んでいるとされる。
ところでPowerViaというかBackside Power Deliveryの一般的な問題が放熱である。昨今のCPUはいずれもFlip-Chipという実装法である。従来は底面にトランジスタ、その上に配線層が積層されており、ところがパッケージではこれを上下ひっくり返して、底面に配線層のトップ、上面にトランジスタ層の真裏が来る。
つまりヒートシンクはトランジスタ層の真裏に密接する形になるので効果的に放熱できる、というものだった。ところがBackside Power Deliveryの方式では、トランジスタの裏にPDNが来るので、放熱はこのPDN経由ということになる。もちろんPDN以外の絶縁層の部分でも多少熱は伝わるだろうが、肝心なのはPDNが入ることで、発熱源であるトランジスタ層とヒートシンクまでの距離が離れることである。
これに関しての測定結果が下の画像で、電力と発熱(というか、温度)の関係はおおむねIntel 4と変わらないとしている。要するにPDNが入ってもそれほど放熱の妨げにはならないということが確認されたわけだ。
今回は実装の容易さからE-Coreでのテストとなったようだが、P-Coreでも同じか? というのはまた別の話であろうし、より消費電力密度の高いGPUなどでも同じように行けるか? はまだ不安なところはある。
とはいえ、PowerViaの実装がIntel 4に順調にできたこと自体は間違いなさそうである。問題はそのIntel 4がどこまで順調なのか? というあたりではなかろうか? こちらに関しては今回一切言及がなかったのは当然だが、やや残念である。
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