ロードマップでわかる！当世プロセッサー事情 第700回

インテルが10年先を見据えた最先端の半導体技術を発表　インテル CPUロードマップ

記憶容量をSRAMの数倍にできるFeRAM

　ここからはプロセッサー内部に積層するメモリー素子の話である。プロセッサー内部で一番高速なメモリーはもちろんSRAMであるが、これは面積効率が悪い(なにせ1bit分で通常6トランジスタ、場合によっては8トランジスタのケースもある)。

　もっと高効率で、しかも高速なメモリーが特にL2やL3に期待されているという話はご存じのとおり。これにはいくつかの候補となるデバイスがあるが、今回はここにFeRAM(強誘電体メモリー)を使う話である。

　このFeRAMをLLC(要するにL3)に使えば大容量の3次キャッシュが実現できる、という話は以前からあったことであり、実際トランジスタが6～8個必要なSRAMに比べると、FeRAMは1つ溝と1個のキャパシタで構成できるので、面積あたりの記憶容量をSRAMの数倍にできる。

　アクセス時間は10ns未満程度と少し遅いので、1次キャッシュやレジスターには不適当だが、LLCにはちょうど良い。ただ、Ramtronなどが実用化したFeRAM(こちらはFRAMという商標で販売されている)はプロセスが一般的ではなく、通常のCMOSプロセスとの親和性が低い。

　なのでCypressや富士通はこれを外付け部品として販売しているし、MSP430というマイコンと組み合わせているTIは、がんばってこのFRAM用のプロセスでマイコン回路を実装するかたちで対処しているが、どちらもCMOSプロセスで製造するプロセッサーのLLCに使える技術ではない。

　これに関しては、ハフニウム酸化物ベースの薄いフィルムをCMOSプロセスに組み合わせるという技法がすでに発表されており、こちらで実用に向けての研究が行なわれているが、今回の発表はこのFeRAMを3D積層することで、面積当たりの容量を大幅に増やすというものだ。

これは2018年の発表だが、他にも同様の発表がいくつも存在する。だからといって今すぐ量産CMOSプロセスで利用できるわけではない

イメージ的には3D NAND Flashにやや近い(作り方や動作原理は少し違うが)

　論文の中では試作した4bit/cellのFeRAMが、シングルセルのFeRAMと変わらない特性であることが示され、3D積層しても特性を悪化させずに容量増加を享受できることが示された。

　次の13.1だが、こちらはそのハフニウム酸化物の薄いフィルムそのものの話である。

左の3Dモデルは、ハフニウム酸化物フィルムを利用したキャパシタのポテンシャル分布のシミュレーション。これは50nm幅のコンデンサの厚みを変えながら実験結果とシミュレーションを突き合わせ、結果が良い精度で合致したことを示す。右は電圧と分極の関係のシミュレーションと実験結果の突き合わせで、これも良い精度で合致したとしている

　こちらはこれを使ってなにかを作ったという話ではなく、そのハフニウム酸化膜のモデルの構築と、そのモデルを利用した場合の計算が実際の測定結果と良く合うことを示し、デバイスのシミュレーションのための基礎を提供できるというもので、これも実際にFeRAMをプロセッサーに組み込む際には必要となるものである。