ロードマップでわかる！当世プロセッサー事情 第640回

AI向けではないがAI用途にも使えるCoherent LogixのHyperX　AIプロセッサーの昨今

MNP(Memory-Networked Processing)アーキテクチャーは
メモリーと演算ユニットを格子状に配置して重ねる構成

　Linley Processor Conferenceでの説明は、それではMNPとはなにか？　という話から入る。既存のアーキテクチャーは大抵の場合Unified Memory、つまりメモリーシステムは1ヵ所にまとまり、ここにシステムのその他のユニットからアクセスされる形をとる。この結果としてこのメモリーシステムがシステム全体のボトルネックになるという話だ。

ある程度大きくなるとシステムを分割したNUMA(Non-Unified Memory Access)方式を取ったりもするが、今回の話はもっと極端である

　単に帯域だけではなくレイテンシーも増えやすいし、広帯域/低レイテンシーなバスは消費電力、エリアサイズともに大きくなる。最近CPUが大容量キャッシュを搭載するようになったのも、メモリーシステムそのものがシステムの要求に追いつかなくなってきたため、これを緩和するためという用途に加え、バスネックを少しでも減らしたいという目的もあることを考えれば、少なくともこのスライドの言っていることは正しい。

　この問題を解決するために、MNPではメモリー(DMR)と演算ユニット(PE)をそれぞれ格子状に配置して重ねるというおもしろい構成を取っている。PEは隣接するDMRからデータを取得し、演算結果はまた隣接するDMRに送り出す形になる。DMRは自身もメモリーを持つとともに、自身にないデータは隣接するDMRから取得する(逆にPEから格納された演算結果を必要に応じて別のPEに送り出す)という仕組みになっている。

個々のPEはこのスライドにもあるように、基本的には32bitのDSPである。だから、プログラムを書き換えるまでは、同じ処理を延々と繰り返すか、DMR待ちの間は止まることになる

　外部メモリーもI/Oの扱いになっており、使い方としては煩雑にメモリーアクセスするというのではなく、必要に応じてブロック単位で読み込み、各DMRに分散させて格納。PEはあくまでもDMRしか見ずに演算するという、昨今のAIプロセッサーと同じ仕組みになっている。

　スライドが前後するが、このMNP構成の演算ユニットをまとめたものを、同社ではHyperXアーキテクチャーと称している。おもしろいのは、このPEをどう組み合わせるかを自由に定義できることだ。

PEの組み合わせを自由に定義できる。おそらくDMR経由でInstruction Memoryの書き換えも可能になっているものと思われる

　各PEはそれぞれ独自にInstruction Memoryを保持しているので、PE単体でももちろん動作するが、複数組み合わせて機能ブロック(Function Block)を構成することもできる。このブロックをどう組み合わせるかはプログラマーが定義でき、なんなら稼働中にブロック構造を動的に変更することも可能とされる。さらに上図にあるように、I/Oを経由して複数のHyperXチップを結合することも可能である。

　ところでこの構図、「DMRからデータが取れる、あるいはDMRに結果を書き出せる」時はPEは稼働し、「データが来てない、もしくはデータを書き込めない」時にはPEが止まることになる。つまりデータの有無で動作制御できるわけで、事実上のデータフロー構成のプロセッサーとして稼働しているわけだ。このあたりの特徴だけ見ると、昨今のAIプロセッサーそのものという感じである。

　ちなみに同社によれば、HyperXは6レベルの並列性があるとしている。まずブロック単位の処理(＝タスク)で言えば、1つのブロックに複数のPEを含めるので、SIMD的な処理も可能で、個々のPEで別々の処理もできるから、その場合はMIMD動作になる。

HyperXは6レベルの並列性がある。3～5は1つにまとめてしまっても良い気がするのだが。それでも4レベルの並行性がある

　またPEの稼働にともなう通信は全自動で行なわれ、PE内部も複数の同時処理が可能(SIMD演算を含むVILW命令)で、I/Oも複数を同時に動作できる。これを支えるのはDMR同士の通信であるが、リンク帯域は1方向あたり192Gbpsに達し、チップ全体では5Tbit/秒以上の帯域を誇ることになる。

タスク同士の通信はMPIを利用するようだ