ロードマップでわかる！当世プロセッサー事情 第309回

Radeon R9 Furyの発表で判明したAMDのGPUロードマップ

FijiはTSMCの28nmプロセス？
チラ見せチップからダイサイズを試算

　では、いよいよ肝心のFijiの話である。今回の説明会ではFijiチップそのものの実物展示はされなかった。会場では説明会の後でクローズアップ撮影の機会もあったようだが、WebCastではCGイメージしか示されなかった。

Fijiのチップ。良く作ってはあるが、これはCGだ。ダイサイズの比率が正確かどうかは判断できない

　ただこれに先立つ6月3日に台湾で開催された第6世代APUの発表会で、社長兼CEOのLisa Su氏がFijiのチップをチラ見せしたのだが、この時の写真からある程度ダイサイズの推察が可能である。

台湾でチラ見せしたFijiのチップ。これは縮小画像なので、さすがにここから推定するのは無理である

　というのは、SK HynixがHBMのダイサイズは5×7mmであると公開しているからで、あとは写真から寸法を推定可能である。筆者が試算したところ、GPUのダイサイズはおおむね22×26mmの572mm²になるであろう。

　これはGeForce GTX TITAN Xなどに使われるGM200コアの600mm²にはおよばないが、従来のRadeon R9 290Xなどに使われてきたTahitiコアの438mm²の3割増しになる。ここから推定されるのは、TSMCの28nmプロセスを使っていると考えられることだ。

　2014年7月にAMDが開催した投資家向けの決算発表の際に、当時はまだ上級副社長兼COOだったSu氏は「2015年中に20nmプロセスで製造したGPUを投入する」旨を明らかにしている。

　これに基づき筆者はFijiを20nmプロセスで製造するとこれまで書いてきたのだが、20nmだとすると明らかにつじつまが合わない。

　TSMCの20nmプロセスは、古くはNVIDIAのGM104のキャンセルや、最近ではSnapDragon 810搭載スマートフォンの異常発熱などでいろいろと話題である。

　動作周波数をそれほど上げずに使えばトランジスタ密度を大きく上げられるため、トータルでの性能を上げやすい。その一番良い例がFPGAで、XilinxのUltrascaleシリーズやAlteraのArria 10シリーズは順調に出荷されている。

　筆者はAMDもこれと同じ方法論を取るのかと考えていた。具体的に言えば、シェーダ数を増やす一方で、動作周波数を落とすという方式だ。

　ただし20nmでは、同じダイサイズでトランジスタ数を最大90％増やせるため、現実問題としてダイサイズはHawaiiから増える必然性はほとんどない。逆に言えば、ダイサイズを3割も増やすと、シェーダー数はおよそ2.5倍になる。さすがにこれは多すぎるだろう。

　また、20nmプロセスはまだそれほど熟成が進んでいないため、いきなり50mm²を超えるダイを製造するのは歩留まりの観点からはかなり危険なレベルである。

　そう考えると、Fijiは昨年の公約とは裏腹に、28nmプロセスを使って製造されたものと考えるほうがつじつまが合う。公約はどうするんだろう？　という話を別にすると、アーキテクチャーをGCNのまま維持するなら28nmのままの方が作りやすいうえ、歩留まりも上げやすいだろう。

　シェーダー数は4096と発表されており、コンピュートユニット数は64にも達する。Hawaiiがシェーダー数2816なので45％ほどの増加である。

　メモリー帯域は384GB/秒から512GB/秒で33％ほどの増加になるので、ROPはこのメモリー帯域増加にあわせて96基程度になっていると想像されるが、実はまだHBM AccessのGranularity(粒度)がはっきりしない。

　GDDR5の場合は512bit幅を32bit×16と分割、それぞれのメモリーコントローラーが独立で動く形で、1つのメモリーコントローラーに4つのROPが割り当てられる計算だったが、このあたりがHBMで共通かどうかはよくわからない。

　ROP数が96という試算はあくまでGDDR5と同程度のGranularityが維持されていることを前提とした数字である。

（→次ページヘ続く　「「Radeon R9 Fury」シリーズのロードマップ」）