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【絵でわかるキーワード】3次元高密度実装技術(さんじげんこうみつどじっそうぎじゅつ)

【絵でわかるキーワード】3次元高密度実装技術(さんじげんこうみつどじっそうぎじゅつ)

2003年08月16日 10時12分更新

文● 浅野 純也

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【絵でわかるキーワード】3次元高密度実装技術(さんじげんこうみつどじっそうぎじゅつ)

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3次元高密度実装技術の仕組み
●【3次元高密度実装技術の仕組み】 従来、2次元的に集積度を高めてきた回路実装を3次元的に行う技術の総称。

 ケータイやモバイル機器の小型化・高機能化に必要不可欠なのが高密度実装技術だ。プロセッサや液晶パネルのようにハッキリと目に見えるところに現われないため、一見するとジミな技術だが、実は非常に重用視されている。ケータイのように、旧機種と同じサイズでありながら、どんどん機能が増えていくマジックは個々の部品の進化もさることながら、実装技術に負うところが多い。例えばケータイで使われるフラッシュメモリは、電話帳やPIM機能、着メロ、メールデータ、画像データなどを記録するため必要な容量は増すばかり。逆にそうしたデータを収めるべき物理的スペースに変わりはなく、むしろ小さくなる場合さえある。

 そこで現在主流になっているのはメモリの積み重ねだ。1つのパッケージの中にベアチップを複数枚重ねることで容量を稼いでいる。いわば「親ガメ子ガメ方式だ」。しかも同じ種類のメモリだけでなく、従来は別々だったメモリを1つのパッケージに入れるケースもある。親ガメ子ガメ方式の先駆けはシャープだが、今ではフラッシュメモリとSRAMを同じパッケージに入れ、ワンパッケージで320Mbit(実装密度は従来の40%アップ)という製品を開発している。部品点数や実装面積を減らすだけでなく、アクセスタイムを稼げるメリットも生まれている。

 この親ガメ子ガメ方式は最近大容量化を遂げているメモリカードにも採用されている。SDメモリーカードのような極小カードはもちろん、比較的サイズに余裕があるコンパクトフラッシュでも複数枚のベアチップが積み重ねられている。同じフォームファクタでありながらロードマップでさらなる大容量化が語られるのは、ベアチップ自体の大容量化に加えて、この積み重ね枚数を増やす技術が前提となっている。それにはベアチップ自体の薄型化と上と下のチップの接続方法の改良が必要だ。

 また、こうしたワイヤ接続するために、上のベアチップは下のチップよりもやや小さくする必要があるわけで、スペースを稼ぐためにはこのあたりの進化も必要になる。NECはベアチップをフィルム状のフレキシブル基板で包んで上下の配線に使う「FFCSP」という方式を開発している。ワイヤ配線に必要なスペースが不要なため、パッケージとダイチップのサイズをほとんど同じにできる。5チップを積んでも高さは1mmに過ぎない。またシャープは新しい積層技術によって2チップで0.5mmというパッケージを開発済みだ。メモリとASICの端子形状を規格化することで、両者をスタックして1パッケージ化した製品も開発している。将来的にはより複雑な配線が必要になるマイコンとメモリ、マイコン同士、DSPをパッケージ内で配線するために、ワイヤではなく配線用の基板や中間部材を挟み込んで配線を引き回す研究も行われている(NECのFFCSPはこれにも対応可能)。さらにはベアチップを製造するウェハー段階で接続を終えてしまう技術も開発されている。なお2つのベアチップに限定すれば、両方の足同士を向かい合わせて配線するものがすでに実用化されている。

 実装密度を上げるための技術は、これまでは2次元方向で話が進んでいた。まずは1つのパッケージサイズを小さくするために、配線用の足をチップの周りに配したQFPやTSOPからチップの下に出すBGAへと進化。そしてチップの下に出した足の密度を上げてチップとほぼ同じ大きさのパッケージにたどり着いた。これがCSP(Chip Scale Package)だ。そしてCSP内でベアチップを重ねるスタック方式が進化し、メモリやマイコンを組み合わせたSIP(System In Package)へつながろうとしている。一時期、ダイチップ同士を2次元に並べるMCM(Multi Chip Module)も登場したが、実装面積が大きいことや、コストや信頼性の点であまり利点がなく、開発のベクトルは3次元方向に向かっている。また1つのダイチップ内に複数の機能を盛り込んだSOC(System On Chip)も開発期間や仕様変更、コストなどの面で3次元SIPが優位な状況にある。

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