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ロードマップでわかる!当世プロセッサー事情 第631回

Ice lakeとはまるで異なるSapphire Rapidsの構造 インテル CPUロードマップ

2021年09月06日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/) 編集●北村/ASCII

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HBMコントローラーをパッケージにどう収めるか?

 もう1つの問題はパッケージサイズとHBMに関わる部分だ。UPIとHBM、つまりEMIBを利用して接続するI/Fに関しては、タイルの最外周に配置する必要がある。電源やDDR5に関しては、Package Substrateの中を通して引っ張り出せるが、EMIB経由ではそうした長い配線は利用できないからだ。

 左上のものをTile 1とすると、そのTile 1におけるUPIとHBMのコントローラーの物理的な位置は下図のようになる。

Tile 1におけるUPIとHBMのコントローラーの位置

 HBM搭載パッケージは長辺方向がさらに伸びるわけで、するとHBM2eのスタックはTile 1の上側に位置することになる。

 このTileを4つ並べるとどうなるか? というのが下図である。もしSPR HBMが横に広いパッケージになっていれば、図の構成は容易だ。ところが実際には縦方向に長いわけで、図の構成では問題があることになる。

上図のタイルを4つ並べた状態

 解決策は2案ある。1つはHBMのコントローラーを2つ設け、下図のようにどちらかを使う方法にすることだ。ごらんの通り、これならHBMスタックをタイルの上下に追い出せる。ただしHBMコントローラーを余分に搭載する分、エリアサイズが無駄になる。

HBMのコントローラーを2つ設け、どちらかを使う方法

 もう一つの案は、下図のように鏡合わせのように2種類のタイルを用意することだ。

鏡合わせのように2種類のタイルを用意する方法

 こうすると、4タイルの構成も下図のようにHBMスタックを上下に追い出せ、しかも無駄な2つ目のHBMコントローラーを搭載する必要はない。その代わりに2種類のタイルを製造する必要があり、これは間違いなくコストアップにつながる。

鏡合わせの方法での4タイル構成

 筆者としては3つ前の画像の「2つのHBMコントローラーを搭載している」案を推したいところだが、これも正直製品が出てこないとよくわからない部分である。

 なお、カンファレンスにおける質疑応答としてもう1つ明らかになったのは、Sapphire Rapidsは4本のUPI Linkを外部に出すほか、DDR5は8chと説明されているが、これはトップエンドのSKUのみならずそれ以下のSKUでも共通する。

 同じ問題は第1世代EPYCでも存在しており、それもあって第1世代EPYCは有効コア数が少ないSKUであっても4ダイ構成を取ることになっていたが、同じようにSapphire RapidsもすべてのSKUでタイルは4つなのか、あるいは実は今は1タイルとして示しているものが、実際にはCPUコアやLLC、アクセラレーターを搭載したタイルとDDR5/UPI/PCIeを搭載したタイルの2つに分かれており、間をEMIBでつなぐという話なのか、もしくは低コア向けにはメモリーコントローラーやPCIeを倍量搭載するタイルが用意されているのか。いろいろと謎は尽きない(むしろ謎が深まった)のが現時点でのSapphire Rapidsの状況である。

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