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ロードマップでわかる!当世プロセッサー事情 第630回

HotChips 33で判明したAlder Lakeの詳細 インテル CPUロードマップ

2021年08月30日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/) 編集●北村/ASCII

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 前回は細かい話を全部飛ばして、大枠での説明だったので、今回からもう少し細かく説明していきたい。まず今回はAlder Lakeに関する話だ。

 さて、HotChipsでは、Alder Lake自身やそのコンポーネントであるP-Core/E-Coreに関する詳細はほとんど説明がなく、唯一Thread Directorに関してのみ突っ込んだ話があった。したがって、主にArchitecture Dayのスライドを使いつつ、要所のみHotChipsでのスライドを使いながらご紹介説明したい。

第12世代デスクトップ向けマイクロプロセッサー
Alder Lake

 Alder Lakeの構成そのものは前回も紹介した。下の画像はデスクトップ構成のものだが、最大16コアで、P-Core×8、E-Core×8である。ただハイパースレッディングはP-Coreのみ有効とされ、E-Coreはハイパースレッディング無効の状態で実装される。つまり、システム全体としては最大24スレッドになる。

SKUによっては、例えばCore i5はP-Core×6+E-Core×8、Core i3はP-Core×4+E-Core×8といった形になるが、ダイそのものは共通な模様

 もう1つおもしろいのはLLCが最大30MBになったこと。前回掲載したAlder Lakeの構成図にもあるように、それぞれのP-Coreと、4コアのE-Coreクラスターにそれぞれ1つづつのLLCが組み合わされる形となるので、LLCそのものは1個3MBになる。

前回掲載したAlder Lakeの構成図。P-CoreとE-Coreクラスターにそれぞれ1つづつLLCが組み合わされる

 ちなみにこのLLCはP-CoreとE-Core、およびGPUからもアクセス可能になっており、システム全体で共有できるという話であった。

 次にインターコネクト。内部のインターコネクトは最大1000GB/秒にも達する。I/O Fabricの64GB/秒というのは、前回のPCIe構成図で説明したようにPCIe Gen5 x16レーンが出るからである。

インターコネクトは最大1000GB/秒にも達する。ちなみに構造はRing Busなのは相変わらず。おそらくはTiger Lake同様のDual Ringと思われる

 PCIe Gen5は転送速度が32GT/秒なので1レーンあたり4GB/秒、x16レーンで64GB/秒という計算である。もっとも現状、まだPCIe Gen5対応GPUが存在していない以上、やや宝の持ち腐れ感はある。ちなみにPCHとの接続が、DMI 4.0ベースなのか、DMI 3.0×2構成なのかはまだはっきりしない。

 さて、Alder LakeではP-CoreとE-Coreが載るわけだが、Architecture DayではE-CoreはSkylakeとの比較、P-CoreはCypress Cove(Rocke Lake)との比較で、今ひとつ全体としての性能がわからなかった。今回HotChipsではE-CoreとP-Coreの性能比較が示された。

E-CoreとP-Coreの性能比較。右側のグラフからすると、P-Core×1とE-Core×4がほぼ同等の消費電力で、しかもトータルでの性能はE-Core×4の方が高いことになる

 これを一見してわかるのは、予想以上にE-Coreが省電力方向に振っていることだ。この後説明するが、E-CoreはTremontと比べてもかなりゴージャスというか、そもそもSkylakeと比較してもIPCが高めとされていたし、それそのものは事実だろう。実際バックエンド側はSkylakeを超える規模になっているから、IPCが向上していることそのものは不思議ではないが、普通にこれを実装すれば、Skylakeと同等以上のエリアサイズになる。

 ところが実際E-CoreはP-Coreよりもずっと小さい。まだダイサイズの写真などが公開されていないので正確なところは不明だが、本記事冒頭の図ではE-CoreはP-Coreの1/4以下の面積でしかない。もちろんこれは正確な比率ではないと思うが、Mobile/Ultra Mobileでは1つのP-Coreをほぼ4つのE-Coreで置き換えている形になっていることを考えると、相当小さいことは間違いない。

 回路規模が相応に大きく省電力で動き、しかもプロセスそのものはP-Core同様にIntel 7が利用されるという話であれば、実装としては以下のあたりが思いつく。

  • 利用するトランジスタの種類が、高密度・省電力向けのものを使っている
  • パイプラインの一つのステージに、かなり多くの回路を突っ込んでいる

 トランジスタの種類を変えられるのか? と言われそうだが、例えばFinFETの構造そのものは同じであっても高速回路向けにはFinの数を増やして駆動電流を増やすのが一般的なので、逆に1Finだけで構築すれば動作速度は落ちるものの消費電力は減るし、エリアサイズも削減できる。

 ただこうした結果として、E-Coreのベストな性能はP-Core最低動作周波数程度に落ち着くことになる。おもしろいのは、P-Coreでマルチスレッド性能を追求しようとするとどうしても動作周波数を上げざるを得ないし、そうなると効率は急速に落ちる。逆にE-Coreを大量に動かしても、動作周波数を低めに抑えることで消費電力はそれほど上がらないため、マルチスレッド系の処理性能効率は上がるというわけだ。なかなかおもしろい特性である。

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