ロードマップでわかる！当世プロセッサー事情 第610回

Ice Lake-SPが発表、前世代より大幅に性能が向上したというが……　インテル CPUロードマップ

Ice Lake-SPのは1枚ウェハーから
84ダイが取れる

　この後もう少し発表会の内容をご紹介するが、その前に連載607回の答え合わせをしたい。筆者は28コアのIce Lake-SPのダイサイズがおおよそ660mm²ちかくなると予測したが、実際にウェハー写真が公開された。

Ice Lake-SPのウェハー写真。こちらもオリジナルは9096×6133ピクセルと巨大である

　これの歪みを取って、真円になるように変形した結果が下の画像で、合計で84ダイが取れることが判明した。またダイ1個あたりの寸法も、おおよそ19.7mm×32.3mmで、634.3mm²ほどになる。

赤枠の中が有効なダイである

　そのダイの一つを拡大したのが下の画像であるが、昨年のHotChipsで公開されたレイアウト図と合わない。

Ice Lake-SPのウェハー写真と同じオリジナル画像でもダイ1つあたり593×354ピクセルと小さいので、縦横2倍にしてみた

　そこでレイアウトをきちんと入れてみたのが下の画像だ。実はこの634.3mm²のダイは40コアの製品であった。

どうみてもPCIeのブロックが5つあるように見えるのだが、それ以外はおおむね納得の構成

　では28ダイだとどうなるか？　を推定したのが下の画像で、横幅がおよそ25.6mm(高さは19.7mmのまま)、ダイサイズは504.3mm²ほどになる。

28ダイでは、基本的には縦方向のリンクが4対あったものを3対に減らしただけ

　残念ながらインテルはCascade Lake/Cooper Lakeのダイやウェハーを公開していない関係でサイズの比較が難しいのだが、ラフに言って40コアのIce Lake-SPと28コアのCascade Lake-SP/Cooper Lakeが同等レベルと考えると、確かにプロセス微細化の効果があったことになる。

　ただ40コアで630mm²というダイサイズは結構大きい。以前連載596回で56コア構成の推定をしたが、仮にこの構成だとするとダイサイズは950mm²前後になる。

　さすがにこれは大きすぎるように思う。もう2019年8月にCooper Lakeを発表した際の公約はどっかに行ってしまった可能性が大であり、Sapphire Rapidsまで56コア/ソケットの実現はお預けになる、と考えるのが一番妥当そうだ。

　ついでにそのSapphire Rapidsについて。まだ詳細な情報は出てきていないのだが、連載586回でご紹介した、ADOREDTVが公開した内部構成の概略を裏付けるような話がチラチラ出ている辺り、本当にこういう構成になるのかもしれない。追加情報としては以下の話が出てきた程度である。

• TDPはローエンドが225W、メインストリームが270W、ハイエンドが350W
• ハイエンドは56コア。他に(少なくとも)24/44コアの製品もある。
• PCIeはPCIe Gen5/CXLが最大80レーンのほか、PCIe Gen4がx2レーン用意される(PCH接続用だろうか？)

　またサーバー向けのSapphire Rapids-SP以外に、ハイエンドデスクトップ(Core-X向け？)のSapphire Rapids-Xも用意されるという話もある。製造プロセスは10nm Enhanced SuperFinで、順調ならTSMCの7nmと同程度の動作周波数まで引き上げられることになるのだが、このあたりはもう実物が出るまでなんとも言えない。

　以前のロードマップによれば、2021年中に投入予定であるが、すでにIce Lake-SPがずれているだけに、Sapphire Rapidsがどこまで順調にリリースされるかは未知数である。