ロードマップでわかる！当世プロセッサー事情 第579回

Tiger Lakeの内蔵GPU「Xe LP」は前世代のほぼ2倍の性能/消費電力比を実現　インテル GPUロードマップ

GPUは1チップ構成だが
GPGPU用途ではマルチチップ構成を想定

　Media Sliceは動画のエンコード/デコードを担当するユニットだが、コーデックをダブル搭載できるとか、SFCを複数実装できるあたりが拡張機能となる。後で出てくるX^e SG1は、このMedia Sliceが重要なポイントだという説明であった。

とはいえ無尽蔵に、例えばMFXやSFCを3つや4つに増やすことはできない模様。そういう場合はMedia Sliceそのものを増やす形で対応すると思われる

　Memory Fabricは、これもさまざまなオプションが用意されている。通常はまず3次キャッシュが使われるが、HPC向けにはここにRambo Cacheが充てられることになるようだ。

Memory Fabricの説明。SoCからPonte Vecchioまで、基本構造は同じとなると、当然こういうなんでもありの構成になる。ただ現実問題としてSoCとPonte Vecchioでは扱うデータ量が桁違いなので、内部のインターコネクトも当然帯域が大きく変わるわけで、実際には基本的な設計図が同じだけで、実装はだいぶ違ったものになっていると思われる

　PCI Expressは当然として、ここにLocal MemoryやXe Link/Tile-to-Tile I/F、さらにDisplay Unitなどがオプションで追加される形になる。

　ちなみにスケーリングであるが、ことGPU(つまりグラフィック向け)に関して言えば、昨今ではマルチチップ構成はあまり好まれない。これは連載515回でNAVIのRB(Render Backend)の説明でも触れたが、Deferred Renderingを多用する場合、多数のEUから同一のメモリーエリアに対してアクセスが頻発することになる。

　NAVIの場合はこれを1次キャッシュでカバーしているわけだが、仮にマルチチップになるとRBがアクセスしようとしたメモリー(の内容を保存しているキャッシュ)が別のタイルにあるかもしれない。そうすると、アクセスが猛烈に遅くなる。

　これもあってマルチチップの技法はAMD/NVIDIAともに採用しておらず、インテルもやはりX^e LPやX^e HPGでは1チップ構成で済ますようだ。

　一方でGPGPU的に利用されるX^e HP/X^e HPCの場合は並列度を上げても有効に使いやすく、またRBみたいなニーズも薄いことから、マルチチップ構成を積極的に追及する方向のようで、EMIBを利用した最大4Tileのパッケージや、マルチパッケージの接続が想定されている。

連載569回で説明した、Raja氏が手に持っているものが、このTile方式で接続されたものと思われる

NVIDIAのNVLINKやAMDのInfinityFabricに相当するのがこちら。X^eLinkという名前になる模様。ちなみにここでは6パッケージが接続されているが、これが最大かどうかは不明