ロードマップでわかる！当世プロセッサー事情 第848回

消えたTofinoの残響　Intel IPU E2200がつなぐイーサネットの未来

　前回までのHot Chips 2025レポートは、純粋なCPUを紹介してきたが、今回からいろいろ変化球的なものを取り上げていく。まずはインテルのIPU「E2200」である。

写真はIntel IPU Adapter E2100。今回説明するのは後継機種のE2200だ

　IPU(Intelligence Processing Unit)そのものの説明は、インテルの初代IPUであるMount Evansの説明を連載634回でしているので今回は割愛したい。要するにインフラ向けプロセッサーである。

データセンター向けのインフラ処理専用プロセッサー
Intel IPU Adapter E2200

　Mount EvansはIntel IPU Adapter E2100という名称で2024年から出荷を開始しているが、今回紹介するE2200はその後継機種となる。後継機種なので、当然同様の機能を提供することになる。下の画像が全体のブロック図であるが、これはE2100のブロック図と非常によく似た構造である。ただし性能が大幅に向上している。

E2200の構造。E2100と構造が一緒なのは、基本構成を変える必要はなかった、ということなのだろう。Mount EvansはTSMCのN7での製造だったはずだが、さてE2200はどうなのだろう？　順当に考えればTSMC N5あたりだろう

　上の画像を見ても、E2200はE2100の倍のスループットを処理できる性能を持ち合わせているらしいことは容易に想像できる。理由は以下のとおり。

• PCIeのSerDesが、E2100はPCIe Gen4×16なのが、E2200はPCIe Gen5×32に強化されている。

• イーサネットは、E2100が200G MAC/56G SerDesなのに対し、E2200では400G MAC/112G SerDesに速度が倍増している。E2100が50G×4構成の200Gイーサ対応なのに対し、E2200は100G×4の400Gイーサ対応になっている。

• Compute Complexは、E2100が最大16コアのNeoverse N1コア(最大2.5GHz駆動)なのに対し、E2200は最大24コアのNeoverse N2コアに強化されている(動作周波数は未公開)。

• 外部メモリーはE2100が3chのLPDDR4(最大48GB)なのに対し、E2200はLPDDR5-6400×4chに強化されている。

　残念ながら今回具体的な性能に迫る数字は公開されなかった。その代わりといってはなんだが、E2100のときにはあまり説明されなかった細かい実装内容の説明があった。

　IPUを利用する目的は、単なるイーサネットカードの枠を超えて、さまざまなネットワーク構成を自由に構成できるようにするためのものである。

IPUならば、さまざまなネットワーク構成を自由に構成できる。Multi-HostはPCIe x32では2×16構成なので、2つのノードへの接続が精一杯だろう。そのノードがコア数144や288の2ソケットのXeonなら、インスタンス数としては十分ということかもしれない

　Multi-Hostは、それこそクラウドサービスのCPUインスタンスに相当するもので、HeadlessはSAN(Storage Area Network)のようなネットワーク・ストレージの構成を可能にする。Convergedが一番スタンダードな使い方だが、要するにコンバージド・ネットワークをIPUを使って簡単に構築できるわけだ。

　ここからはもう少し細分化していこう。まずは、記事冒頭の画像で左側に位置するNetwork Subsystemについてだ。Network Subsystemの最上位はPCI Expressで、その下にRDMA/NVMe/LANを処理する専用ブロックが置かれているのはE2100と同じ(もっとも個々のユニットの処理能力は倍増しているだろう)。

　その下にあるPacket Processorの構造が下の画像だ。このPacket Processorが、E2100とE2200の核となる部分である。

Packet Processorの構造。インテルにとってPacket Processorはこれが最初ではなく、1998年にDECとの特許訴訟の結果として買収したIXPというNetwork Packet Processorが存在する。ただこれも結局インテルは放棄しており、IXPシリーズはNetronomeという企業がその資産をすべて買収した