ロードマップでわかる！当世プロセッサー事情 第483回

10nmはハイパースケーリングを放棄し再設計　インテル CPUロードマップ

2次元パターンの配線を作れない
SAQP（Self-Aligned Quadruple patterning）

　配線をやり直すというのはどういうことか。下図は簡単な模式図だが、例えば左端にあるFinFETのドレイン(A)を、右端のFinFETのソース(B)につなぎたいと思ったとする。

左端にあるFinFETのドレイン(A)を、右端のFinFETのソース(B)につなぎたい

　従来なら、可能であればM0/M1を使って接続する形になっていたわけだ。

M0/M1を使って接続するのが従来の配線

　これを、より抵抗の少ないM2以上を使って接続するようにして、M0/M1の利用頻度を減らそうということだ。この技法はVIA Pillarと呼ばれている。

より抵抗の少ないM2以上を使って、M0/M1の利用頻度を減らす

　これは、言うは簡単だが実際にやるのはかなり困難である。まず、そもそもM2以上の配線層が遊んでいるならば簡単だが、実際にはそんなことはなくギッチギチに詰まっているわけで、これを無理やりどけてM0/M1を使っていた配線層をM2以上に持ち上げるのは、かなりの難易度である。

　場合によってはM10までで済まず、M11やM12まで必要になるかもしれない。この時点でまず既存の配線層がそのまま使えないことになる。

　これに輪をかけて難しくしているのがSAQPである。これもちょうどインテルのスライドに説明があったので使わせていただくと、配線層(トランジスタ層でもそうだが)を構築する場合、SADPとLELEという2種類の方式がある。

　SADPは下の画像の左側で、まずマスクから露光してパターンを作った後で、そこに薄膜(厚さ1nm程度)を構築、ついで余分な部分を抜くことで、もともとのパターンの半分の間隔でパターンを作れる。

左側がSADP。右端の話は、LELEはマスクの重ね合わせミスがあると、生成されるパターンに異常が生じやすいというものだ

　SAQPはこれを2回繰り返すことで、元のパターンの1/4の間隔でのパターン構築ができる。対してLELEは露光→エッチングをした後で、その上に別のパターンを再び露光→エッチングすることで、細かいパターンを作りこむというものだ。いわゆるダブルパターニングといえば、普通はLELEを指すことが多い。

　問題は、SADPでもSAQPでもそうだが、2次元パターンは作れないことだ。下図は冒頭のスライドの左側の立体を抜き出したものだ。気を付けて見直してほしいのだが、黄色や赤の配線は、よく見ると1次元配線になっていることがわかる。

冒頭のスライドの左側の立体を抜き出したもの

　先の模式図を上から見た場合のトランジスタ層とM0/M1層は、下図のような格好になっている。あとは必要なところにVIAを打って回路をつなげるという形だ。

上から見た場合のトランジスタ層とM0/M1層

　さてこの図でM0/M1の配線が4本一組なのは、もちろん意味があってのことである。SADPなら2組、SAQPなら4組単位でしか配線を行なえない、というのがSADP/SAQPの大きな欠点である。当たり前の話で、SAQPは下図のように構築するので、4つ一組にしかなりえない。

SAQPは4つ一組にしかなりえない

　また図で言えば、横方向に伸びるパターンは、転写したパターンとくっついてしまうため原理的に作れない。もちろん端から端まで貫通するようなパターンならば生成できるが、M0/M1でそうしたパターンは普通使われない。

　こうなると、M0/M1経由でM2以上に配線を逃がす作業そのものが強烈に難しくなる。あるトランジスタの配線を迂回しようとすると、そこから始まる4つ分のトランジスタの配線を全部同じように迂回させなければいけないわけで、設計が極めて困難なのは火を見るより明らかである。

　ちなみにLELEなら2次元パターンも構築できるのだが、実はLELE程度ではコストの増加は無視してもピッチ36nmの配線は非常に難しい。最低でもLELELE(露光→エッチングを3回繰り返す)になるが、今度はちょっとしたマスクのずれが致命的な結果になりがちで、実際量産過程で適用するのはかなり困難である。