ロードマップでわかる！当世プロセッサー事情 第579回

Tiger Lakeの内蔵GPU「Xe LP」は前世代のほぼ2倍の性能/消費電力比を実現　インテル GPUロードマップ

　このロードマップ連載もすでに579回、第1回から数えると11年を超えて12年目に入るわけだが、その中でインテルのGPUというテーマで取り上げるのはこれが最初である。

　もちろんLarrabeeなどは扱ったし、チップセットの絡みでG965の回で部分的に触れたりはしたが、(GPGPUではなく)GPUとして扱うのはこれが初めてだったりする。ということで、今回は少し昔の話から。

16のExecution Unitで構成される
X^eのSubslice

　下の画像はX^eに至る道ということで、Gen1(Intel 740のことだ)～Gen11を経てTiger Lake世代からX^eに切り替わるという歴史を語っている。

Gen2は当初Intel 752/754として外付けで発売予定だったが、あまりにGen1(Intel 740)の評判が悪かったためにキャンセル。このグラフィックコアを流用したのがIntel 810やIntel 815である

　さてそのX^eだが、以前はX^e LP/HP/HPCの3種類しか存在しなかったのが、今回X^e HPGというエンスージアスト向けGPUがラインナップに加わったことが明らかにされた。

もっとも連載472回で紹介したどうみてもただのモックアップな画像を鑑みるに、エンスージアスト向けは最初から既定路線で、一時的にひっこめていただけかもしれない

　そのX^eの基本構造がこちら。各々のユニットをどの程度内蔵するかはSKUによって当然変わってくる。

基本構造そのものはX^e LPからX^e HPCまで全部一緒である

　まず3D/Compute Sliceの構造がこちら。Subsliceの数も変更可能になっている。

3D/Compute Sliceの構造。HPC向けでは、Geometry/Raster/Pixel DispatchやPixel Backendなどは省かれると思われる。HPはどうなんだろう？

　おのおののSubsliceの構造がこちら。16EU(Execution Unit)とキャッシュ、Thread DispatchとLoad/Storeユニットは共通で、SamplerやRay Tracing Unitはオプション扱いである。

Subsliceの構造。このRay Tracing Unitの詳細は今回は一切明らかにされていない。おそらくはX^e HPG向けと思われる

　下の画像がEUの詳細だが、これだとややわかりにくいかもしれない。

EUの詳細。XMXは、おそらくであるが連載569回で紹介したAMXに対応するもの(CPU側がAMX、GPU側がXMX)と思われる。つまりX^e GPUがCPUのアクセラレーターとしてシームレスに連携して動くと期待される

　下の画像2つはArchitecture Dayの資料だが、Gen11までのEUは4-wideのFP/Int ALUと同じく4wideのFP/Extended Math ALUの組み合わせになっており、これを利用することで最大8wideの演算が可能であったが、ただしExtended Mathが発生すると右側のエンジンはそれに占有されてしまうので、4wide相当に性能が落ちることになる。

Gen11 EUの場合、1サイクルあたりFP32とInt32のMAC演算なら16FLOPS、FP16なら32FLOPSの演算だった。積和(＝1演算が2FLOPS)での数字なので、要するに8本の演算パイプがフル稼働する形である

Gen11とのもう1つの違いは、Gen11はEUごとにThread Controlが独立しているが、X^eでは複数EUを横に貫く形でまとめてThread Controlが行なわれている。これで、スレッド制御がより効率的に行なえるとしている

　対してX^eでは、8wideのFP/INT ALU+2wideのExtended Math ALUという構成になり、Extended Mathと並行して8wideのALUが動作することになる。

　したがってピーク性能そのもので言えばFP32やInt32が16FLOPS、FP16では32FLOPSということでGen11世代と違いはないが、実効性能はやや引き上げられた形になる。

　ちなみに、ここに出てくるDP4Aの処理は下の画像のようなもので、Dot Product(ドット積)の計算の際に利用される。X^e EUはこれを8wideで実行できるわけだ。

右がDP4Aの演算シーケンス。左は純粋にTiger Lakeでデータサイズを小さくするとその分演算性能が上がることを示している