5LPEでは7LPPと比べて
面積を0.7倍に、消費電力を0.8倍にできる
さて、ここまでは現状の話であり、ここからは今後の話である。前回、7nmプロセスを使った製品について、Ampereというコード名の製品が用意されているという話をしたが、これは前回も推察した通り、Voltaの後継となる模様だ。要するにTeslaシリーズのHPC向けである。
そして、これとは別にもう1品種、7nmでの開発が進んでいる。ただしこちらもデスクトップ向けではない。
やや話が飛ぶが、今年10月にサンノゼで開催されたArm TechCon 2019の中に、ARMと半導体ベンダーのCadence、それとSamsung Foundryの3社による共同テクニカルセッションがあった。
このテクニカルセッションのテーマは5nm世代のARMコアであって、ARMの次世代コア(Hercules)をSamsungの次のメジャーノードである5LPEに対応させるための環境やタイムラインについて紹介したものである。
それはともかくとして、この5LPEの特長などがSamsung Foundriesによって語られているのだが、5LPEは基本的に7LPP、つまりEUV(極端紫外線)を利用する第一世代の設計をそのまま踏襲しながら、性能を最大で1.1倍に、面積を0.7倍に、そして消費電力を0.8倍にできるとしている。
具体的に、7LPPと5LPEの2つのプロセスのパラメーターをもう少し詳細に説明したのがこちらである。
7LPP→5LPEでは、7LPPがMixed Diffusion Break、5LPEがSingle Diffusion Breakとなっている。Diffusion Breakとはなにかというと、インテルではDummy Gateと呼んでいるものである。
連載419回の中で解説した画像がわかりやすいが、1つのセルの両端にDummy Gateを設けるのがDouble Dummy Gate、あるいはDouble Diffusion Breakと呼ばれる方式、2つのセルの間で1つのDummy Gateを共有するのがSingle Dummy GateあるいはSingle Diffusion Breakと呼ぶ。
ではMixed Diffusion Breakは? というと、PMOSはSingle Diffusion Break、NMOSはDouble Diffusion Breakを利用するという折衷タイプの構成であり、これを利用してNMOS側にストレスをかけることで性能を上げる(歪トランジスタ的な効果をおよぼす模様)ものだが、Dummy Gateが1つ余分に必要な分、若干エリアサイズは増える。これをSingleにすることでエリアサイズの削減が可能になる、という仕組みである。
ただ一番大きいのは一番下にあるStandard Cellの構成で、7LPPが7.5トラック構成なのが、5LPEでは6トラックに減る。これにより、Standard Cellの面積は20%ほど削減される形だ。
連載419回で解説したDummy Gateの画像では30%の面積削減としているが、このうち20%はこのStandard Cellの縮小で実現されていると見られる。
ただ、この20%削減がそのまま「ダイサイズも20%削減になる」とならないのは、Standard Cellを縮小すると、当然1つのStandard Cellで収まらないロジックが増えるからだ。つまりトータルで面積が減るかどうかは設計次第となる。
一般論的に言えば、比較的簡単なロジックについてはトラック数に比例して面積が減る一方、複雑なロジックではセル数が増えるものの、セル自身の面積が小さくなっているので、トータルではやや面積縮小となることは多いが、20%減るケースはまれだろう。
先の画像のキャプションで「Block level」の定義に起因すると書いたのはこれが要因である。今のところSamsungの言う「Block level」の定義がよくわからないが、これは理論値であって実際にはここまで面積は減らないと考えたほうがいい。
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