10nmではFinFETをより薄くより高くすることで
ダイエリアのサイズを稼ぐ
さて、次が10nm世代だ。インテルは、この世代でも3種類の派生型を提供する。10nm、10nm+、10nm++である。この10nm世代では、インテルはさまざまな改良を予定している。
同社は最近Hyper Scalingという言葉を使い始めた。これは「普通のScaling以上に微細化をする」という意味で、14nmについてもHyper Scalingだとしているが、10nmについても同様である。
まずFinFETそのものについては、より薄く、しかも高い方向に進化している。薄いだけでは駆動電流が減ってしまうので、その分高さを稼いだ形だ。
Gate Pitchは54nmまで縮小されており、これは他のファウンダリーのものと比較しても圧倒的に小さい、とする。
同様に、Metal Pitchも圧倒的に小さいとしている。
次はややわかりにくいが、Contactをどこに設けるかという話である。LSIでは一番下にトランジスタの層があり、その上に配線層を重ねていくが、そうなるとトランジスタと配線層を垂直な配線でつなぐ必要がある。
この垂直な配線がトランジスタにつながる部分がContactという部分で、従来だとこれはFinを外した場所に設けられていたが、10nmではこれをFinの真上に構成するようにした、という。
この技法そのものは以前から研究されており、FinFETに限らずプレーナ型のトランジスタでの研究もなされていた。インテルは2012年に、Contactに関していくつかの特許も取っている(例えばこれ)。
ただ実用化にあたっては、特に信頼性の問題が大きく、これまでなかなか実用化にこぎつけなかった。このあたりをどう解決したのかは不明だが、インテルは10nm世代でContactをFinの真上に構成する方式を全面的に採用するとしている。
またCellの作り方にも手を入れた。従来、Cell Libraryでは両横のCellとの境界にDummy Gateを設けて敷居としていたが、10nm世代ではCellとCellの境界に1つだけDummy Gateを挟む形で、Dummy Gateの数をCellあたり1つ減らすことに成功したとしている。
このSingle Dummy Gate、これまでは特に複数Finのトランジスタの構成では、Finの中央の特性と一番端のDummy Gateに一番近いところで特性のばらつきが多く、これをカバーするのにDummy Gateをデュアルで入れるのが有効という話があったのだが、これをインテルはうまくコントロールすることでDummy Gateの数を減らせたということになる。
また、Cell Libraryの高さそのものも大幅に減らしたことで、エリアサイズを大幅に削減できたとしている。

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