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ロードマップでわかる!当世プロセッサー事情第293回

スーパーコンピューターの系譜 最後のSMPクラスターマシンASC Purple

2015年03月02日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/) 編集●北村/ASCII.jp

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1GHz以上で動作するPOWER4と
マルチスレッド拡張したPOWER5

 POWER3までの開発経緯は連載290回で取り上げたので、POWER4から話を始めたい。

 POWER4プロセッサーは1999年10月のMicroProcessor Forumで初めて発表される。もっともこの時は内部構造そのものはまだ発表されず、単に1GHz以上が可能と紹介されただけだ。

 むしろ特徴は、2つのCPUコアと共有2次キャッシュ、および3次キャッシュ検索用のディレクトリ、それとプロセッサー間コネクトを1チップ化したことである。

1999年10月に開催されたMicroProcessor ForumにおけるIBMの設計主任Jim Kahle氏によるPOWER4発表スライドより。この発表の主旨は、プロセッサー性能は命令セット云々でなく、どれだけメモリー帯域を確保できるかに掛かっている、というものだった

 さらに、このチップを4つ、まとめてMCM(Multi-Chip Module)化した8Pプロセッサーも構成できることが示された。ちなみにダイエリアは右下の写真のように、コアの半分を2次キャッシュが占める形だ。

8Pプロセッサー構成。プロセッサー間のリンクの速度はCPUの動作周波数の半分とされ、例えば1GHz駆動なら500MHzとなる。バス幅は双方向の32bitとなっているPOWER4のダイヤグラム。2次キャッシュは最大1.5MB、3次キャッシュは最大32MBまでサポートされる

 内部構造は2001年に発表されたのだが、整数演算と浮動小数点演算をそれぞれ同時に2命令づつ実行可能なスーパースカラーという構造そのもの、それとOut of Orderの実装そのものはPOWER3を引き継いでいる。

 ただしパイプライン長は整数演算で12~14段、FPUでは17段と猛烈に長くなっている。これにより、0.22μmプロセスでも450MHzどまりだったPOWER3-IIに対し、POWER4は0.18μmプロセスで1.1GHz駆動、0.13μmに微細化したPOWER4+では1.9GHz駆動が可能になっている。

POWER4のパイプライン。このスライドは2003年のPOWER5発表時のものだが、2001年のMicroProcessor Forumで発表されたスライドを再掲したものなので、こちらを利用した

 このPOWER4をマルチスレッド拡張したのがPOWER5である。またメモリーコントローラーも内蔵されるようになった。2次キャッシュ容量も1.875MBまで増量され、3次キャッシュは36MBに拡張された。

POWER4のパイプラインと比較したときに、色がついている部分がマルチスレッド拡張された箇所となる。パイプラインそのものには大きな変更はないPOWER4のダイヤグラムと比較すると、基本的なレイアウトは変わらないが、L3 Directory/Controlのサイズが増えるとともに、メモリーコントローラー(MC)が追加された関係でやや大きめとなっている

 CPUダイ4つと3次キャッシュ×4をワンモジュール化したMCM(Multi-Chip Module)は一辺95mmという巨大なものであった。動作周波数は、当初発表された0.13μm SOIプロセスを使ったものが最大1.9GHz、プロセスを90nm SOIに微細化したPOWER5+は当初発表のものは1.9GHzどまりだったが、後追いの形で2006年には2.3GHzまで引き上げられている。

POWER5の概要。この写真はCGか、もしくはプロトタイプのようで、量産品ではダイ周辺のチップコンデンサーの配置の数が増え、配置も異なっている

→次のページヘ続く (POWER5を8つ搭載したIBM System P5 575

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