このページの本文へ

ロードマップでわかる!当世プロセッサー事情第146回

GPU黒歴史 DX11への遅れが生んだ駄作 GeForce GTX 480

2012年04月09日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/

  • この記事をはてなブックマークに追加
  • 本文印刷

遅れが焦りをもたらしたのか?
歩留まりの悪さと消費電力に苦しむGF100

 こうして、GT215/216/218によりメインストリーム製品はDirectX 10.1への対応を終えたが、ハイエンドはDirectX 10のまま、というややちぐはぐな状況が2010年まで続くことになってしまった。

 ライバルのAMDはというと、2008年6月にDirectX 10.1の「RV770」(Radeon HD 4870)とその派生型をリリース。ハイエンドからローエンドまで、きれいにDirectX 10.1対応を済ませた。2009年9月には「Cypress」こと「RV870」(Radeon HD 5870)で、DirectX 11対応一番乗りを果たした。Cypressに続く展開も順調で、2010年2月までには一応ハイエンドからローエンドまですべてを、DirextX 11世代に切り替えることに成功していた。こうしたプレッシャーもあって、NVIDIAはなんとしてもDirectX 11に対応した「GF100」コアを早く投入する必要性に迫られていた。

「GeForce GTX 480」のリファレンスカード

 そうした焦りがあったためかどうか、NVIDIAは2010年3月に、GF100コアを搭載した「GeForce GTX 480」をなんとかリリースする。もっとも、2010年3月にリリースできたGeForce GTX 480搭載カードは、出荷数量が数えられるほどと揶揄されたくらいに少なかった。実はGF100のリリース以前、つまりファウンダリ(半導体製造工場)から製造したウェハーが上がってきた段階で、このGF100の素性の悪さは漏れ聞こえてきていた。

 GF100は30億トランジスターを550mm2ものダイで構成していたが、フルスピードで動かすと280Wもの消費電力を喰う代物だった。おまけにこんなにもダイサイズが大きいため、300mmウェハー1枚から取れるダイの数は、理論上でも102個。実際は低い歩留まりのため、数はもっと少なかった。これだけでもかなり無理があることがうかがえるわけだが、実際に動かしてみるとさらに酷いことになった。

 元々TSMCの40nmプロセスは決して素性がよくなかった。特にこれは、配線層同士を結合するVIA(Vertical Interconnect Access)に問題が出やすいという形で露呈することになった。一般的に半導体の歩留まりを考える場合、製造したウェハーにどれだけ欠陥があるかという欠陥密度で判断することになるのだが、ここで問題になるのはウェハーが多層構造になっていることだ。

図1 ウェハーから欠陥のないダイを取る例。赤い点が欠陥部分で、赤点のある部分はダイとして使えない

 例えばある層を製造した際に、図1の左側のような欠陥(赤点部分)があったとする。ここから図1右側のようにダイを取る(ダイシング)と、本来32個取れるべきウェハーから、23個しか取れない計算になる(あくまでもわかりやすく説明するための例であり、実際はもっと複雑に取る)。この状態での歩留まりは、23÷32=71.875%となり、あまり素性はよくないが致命的という程でもない。

 ところで、ダイの欠陥はどうして発生するのだろうか? 理由はいろいろあるが、素材側の局所的な不均一性とか、露光装置を使ってマスクパターンをウェハーに転写する際に、マスクと素材の間にゴミが入ったなど、そういった主な理由となる。問題は、露光装置を使っての転写作業が複数回発生することだ。と言うのも、実際のウェハーは図2のように、最下層の土台となるシリコンの上にトランジスター層が構成され、その上に複数の配線層が積層される形となる。

図2 複数の層で構成されたウェハーの構造

 最近では10層を超える配線層のダイも投入されているが、問題はこの配線層もまた、露光とエッチングを繰り返して構成されることだ。この回数だけ、欠陥が発生するという計算になる。

 図3はこれを模式図的に示したものだ。例えばベースとなるトランジスター層以外に2層の配線層があったとする。それぞれ、同程度の欠陥があったとすると、最終的に重ね合わせた場合、図3下側のようにウェハーは欠陥だらけとなる。図3のケースでの歩留まりは8÷32=25%でしかなく、半導体としてはかなり致命傷的な歩留まりと言っていい。

図3 複数の層それぞれに欠陥が散らばっていた場合、各層を重ねたダイは欠陥だらけになる

 もちろん、これを避ける方法はいくつかある。例えば配線層の場合は配線を太くすることで、配線の途中に欠陥があってもパターンを切れにくくするという配慮が可能だ。また配線層同士、あるいは配線層とトランジスター層をつなぐVIAも、複数個を用意すれば片方に欠陥があっても、全体ではカバーできる。

 このことはAMD/NVIDIAともに熟知していた。AMDはRadeon HD 5870を現実的な歩留まりで出荷できたし、NVIDIAにしてもGT212はともかくGT214/216/218に関してはこうした対策を施して出荷していたから、特に出荷には問題がなかった。それにも関わらず、GF100はこうした対策を施さない、シングルVIAの部分がかなり多かったという。なぜだろう?

カテゴリートップへ

この連載の記事

注目ニュース

ASCII倶楽部

最新記事

プレミアムPC試用レポート

ピックアップ

ASCII.jp RSS2.0 配信中

ASCII.jpメール デジタルMac/iPodマガジン