ロードマップでわかる！当世プロセッサー事情 第96回

今さら聞けないメモリーの基礎知識 SDRAM～DDR3編

　メモリー編2回目では、DRAMから「EDO DRAM」までの進化を説明した。3回目ではそれに続く「SDRAM」の進化を解説したい。

RAS/CASをクロック信号で置き換えたSDRAM

　連載94回でも触れたが、SDRAMでは信号線にクロック信号が追加され、これに合わせてデータ転送が行なわれるようになった。図1はその大雑把なリードサイクル図である。

図1 SDRAMのリードサイクル

　前回も掲載したEDO DRAMの図2と見比べればわかるが、SDRAMでは「RAS/CAS」の信号線が必要ない。EDO DRAMまでは、アドレスがどのタイミングで送られるかを判断するために、RAS/CASを独立した信号線として必要だった。

図2 EDO DRAMのリードサイクル

　SDRAMではクロック信号の立ち上がりでアドレスが送られる仕組みになっているので、RASやCASといった信号線でタイミングを取る必要がなくなった。これによるメリットは2つある。まずメモリーコントローラーの側のメリットとして、DRAMのタイミングに合わせて細かく信号線の上げ下げをする必要がなくなったことが挙げられる。

　ちょっと込み入った話になるが、CPUのみならず、チップセットやそのほかの周辺回路を含む大規模なロジック回路は、「同期回路」と呼ばれる方式で設計されるのが普通だ。これはクロック信号に合わせてロジック回路の中の細かいブロックが動作し、ブロック間でデータのやり取りを行なう方式である。

　ところがEDO DRAMまでは、信号線がクロック信号と無関係なタイミングで上げ下げされることになりがちで、これを標準的な同期回路で処理するのは面倒だった。それがSDRAMになると、メモリーの信号そのものが同期信号になるから、難しい問題もなくメモリーコントローラーを同期回路で設計できるようになった。

　一方メモリーの側も、これによって結果的に高速化が可能になった。というのは、SDRAMでは内部の回路を(CPUなどと同じく)パイプライン化することが可能になったからだ。また同時にパイプライン化により、アドレスバスをコマンドバスと共用にすることが可能になった。