ロードマップでわかる！当世プロセッサー事情 第95回

今さら聞けないメモリーの基礎知識 FP～BEDO DRAM編

　前回はメモリーの進化について大雑把に説明した。今回からはもう少し細かく、メモリーに使われている技術について解説していきたい。

メモリーの動作の基本とは

　DRAMは複数個のDRAMセルで構成される。そしてDRAMセルとは、1個のトランジスターと1個のコンデンサーから構成される「ダイナミック」なメモリーセルである。ダイナミックというのは、電源を入れていても一定時間経つと記憶した内容が消え失せてしまうという性質から来たものだ。電源さえ入れておけば消えないSRAM(Static RAM)や、電源を切っても消えないフラッシュメモリーなどとは使い方が根本的に異なる。

　なぜDRAMのデータは消えるのかと言えば、新品の電池を買ってきても、ずっと放置しておけばそのうちに電池が勝手に放電してしまうのと同じようなものだ。DRAMのセルは電池に比べて蓄えられる電荷の量が恐ろしく少ないため、もっと短い期間で蓄えられた電荷が放電してしまう。

　「具体的にどれくらいの時間で消えるのか？」は、製品によって異なる。昔のFast Page DRAMやEDO DRAMの場合は、長い製品でも100～150ms程度だった。そこで電荷が消えうせる前に「内容を読み取ってもう一度上書きする」という、内容を消さないための処理が必須となる。これをリフレッシュと呼ぶ。基本的なDRAMの機構や特性は、DDR3やGDDR5といった最近のDRAMでもまったく同じだ。

　基本を理解していただいたうえで、本題に入ろう。図1はDRAMチップの基本的な構造を簡略化したものだ。DRAMセルは1セルあたり1bit分のデータを記録できるので、例えば1byte(8bit)なら8個分のセルを並べて記録する。またDRAMチップではパッケージの小型化や低価格化のために、メモリーアドレスを「Row」と「Column」の2回に分けて送るという仕組みをとっている。

　例えば、世界初の製品化されたDRAMチップ「Intel 1103」は容量1Kbitだったので、これに対して馬鹿正直にアドレスを割り振ると、10本の信号線が必要になる。しかし2つに分けると5本の信号線で済むから、パッケージははるかに小さくなる。その後急激にDRAMの容量が増えていった一方で、それでもメモリーチップのピン数をそれほど大きくせずに済んでいるのは、このRow/Column方式に拠るところが大きい。

　RowとColumnによる2段階のメモリーアクセスに対応するため、DRAMチップの中でDRAMセルは、図1のようなマトリックス形状に配置されている。その動作について、メモリー読み込みを例に説明しよう。

図1 DRAMチップの基本的な構造

• ①CPU(メモリーコントローラー)からアドレス線(Address)にRowアドレスを渡す。
• ②そのアドレスが「Row Address Buffer」経由で「Row Decoder」に取り込まれ、読み取るセルの含まれるRowをアクティブ状態にする。
• ③アドレス線にCPUからColumnアドレスを渡す。
• ④そのアドレスが「Column Address Buffer」経由で「Column Decoder」に取り込まれ、読み取るセルの含まれるColumnをアクティブ状態にする。
• ⑤Row/Columnが両方アクティブになったセルの内容を、「I/O Sense Amp」が読み取る。
• ⑥読み取った結果がデータ線(Data)に送り出される。