Xeon 6のIOチップレットには意地でもDDR5のI/Fを搭載しないインテルの強いこだわり　インテル CPUロードマップ

2024年08月19日 12時00分更新

連載736回の答え合わせ
左と中央がPコアタイル、右がEコアタイルで正解だった

　ところで連載736回で、Hot Chips 2023におけるスライドを取り上げたが、これの答え合わせをする時間がやってきた。

連載736回での疑問は以下のとおり。コンピュート・タイルが明らかに2種類あるあたりが謎。左と中央がPコアタイル、右がEコアタイルなのだろうか？　それはともかくEMIBの表記が“EmiB”になっているのは、どういうことなのだろう？

　まずXeon 6700シリーズ、つまりFCLGA 4710のパッケージが下の画像である。

FCLGA 4710のパッケージ。この図で言えば、メモリーコントローラーは上下端に配される格好だろうか

　Eコア(左側)は比較的スクエアなコンピュート・チップレットの両側にIOチップレットが配される格好。以前の情報で言えば、コンピュート・チップレットにメモリーコントローラーが搭載される模様。つまり144 Eコア+8ch DDR5 I/Fである。

　Pコア(右側)は、またもやXCC/HCC/LCCの3種類のコンピュート・チップレットが用意される。ということは以下の構成になる。

　プロセッサー内部の構造が下の画像で、ここから察するに下表のような内部構造になっているように思える。

プロセッサー内部の構造。コア同士が2次元のメッシュ構成(ただしその接続は例に漏れずリングバスな気がする)で構成され、その両側にメモリーコントローラーが搭載される

コンピュート・チップレットにメモリーI/Fを統合したのが間違いだと思うのだが……。それはともかく、コンピュート・チップレットとIOチップレットの間が3ヵ所でつながっているが、おそらくこれはイメージだろう

Xeon 6700シリーズのコンピュート・チップレット内部構造
Eコア	Eコア×4のクラスターが6×6構成のメッシュで、上下にそれぞれメモリーコントローラー×4が配される
XCC	Pコアが9×5構成で、うち2つが冗長コア。上下にそれぞれメモリーコントローラー×2が配される
HCC	Pコアが7×7構成で、うち1つが冗長コア。上下にそれぞれメモリーコントローラー×4が配される
LCC	Pコアが4×4構成。上下にそれぞれメモリーコントローラー×4が配される？(これだけ見ていると、LCCはそれぞれメモリーコントローラー×2で、最大4chに制限されるように思えなくもない)

　XCCで冗長コアが多いのは消費電力の制限の可能性もありそうだ。一方IOチップレットそのものは、少なくとも今見てる限りはEコア/Pコアで共通に思える。内部構造は下の画像のとおりで、アクセラレーターと外部I/Fをまとめた格好である。

IOチップレットの内部構造。この説明ではそれぞれ3つのUPI Linkを搭載しており、Xeon 6700系ではこのうち2つを有効化しているように見えなくもない

　このIOチップレット、最初のページにある2つ目の写真で比較する限りにおいては同じ幅と高さになっており、実際の製品写真での比較ではないので断言はできないがXeon 6900シリーズと共通の可能性が高い。