ロードマップでわかる!当世プロセッサー事情 第785回
Xeon 6のIOチップレットには意地でもDDR5のI/Fを搭載しないインテルの強いこだわり インテル CPUロードマップ
2024年08月19日 12時00分更新
連載736回の答え合わせ
左と中央がPコアタイル、右がEコアタイルで正解だった
ところで連載736回で、Hot Chips 2023におけるスライドを取り上げたが、これの答え合わせをする時間がやってきた。
![](/img/2024/08/18/3781557/l/9592e3411b8011e6.jpg)
連載736回での疑問は以下のとおり。コンピュート・タイルが明らかに2種類あるあたりが謎。左と中央がPコアタイル、右がEコアタイルなのだろうか? それはともかくEMIBの表記が“EmiB”になっているのは、どういうことなのだろう?
まずXeon 6700シリーズ、つまりFCLGA 4710のパッケージが下の画像である。
Eコア(左側)は比較的スクエアなコンピュート・チップレットの両側にIOチップレットが配される格好。以前の情報で言えば、コンピュート・チップレットにメモリーコントローラーが搭載される模様。つまり144 Eコア+8ch DDR5 I/Fである。
Pコア(右側)は、またもやXCC/HCC/LCCの3種類のコンピュート・チップレットが用意される。ということは以下の構成になる。
コンピュート・チップレット別の構成 | ||||||
---|---|---|---|---|---|---|
XCC | チップレットあたり43 Pコア+4ch DDR5 I/F | |||||
HCC | チップレットあたり48 Pコア+8ch DDR5 I/F | |||||
LCC | チップレットあたり16 Pコア+8ch DDR5 I/F |
プロセッサー内部の構造が下の画像で、ここから察するに下表のような内部構造になっているように思える。
![](/img/2024/08/18/3781552/l/48429d38d92398aa.jpg)
コンピュート・チップレットにメモリーI/Fを統合したのが間違いだと思うのだが……。それはともかく、コンピュート・チップレットとIOチップレットの間が3ヵ所でつながっているが、おそらくこれはイメージだろう
Xeon 6700シリーズのコンピュート・チップレット内部構造 | ||||||
---|---|---|---|---|---|---|
Eコア | Eコア×4のクラスターが6×6構成のメッシュで、上下にそれぞれメモリーコントローラー×4が配される | |||||
XCC | Pコアが9×5構成で、うち2つが冗長コア。上下にそれぞれメモリーコントローラー×2が配される | |||||
HCC | Pコアが7×7構成で、うち1つが冗長コア。上下にそれぞれメモリーコントローラー×4が配される | |||||
LCC | Pコアが4×4構成。上下にそれぞれメモリーコントローラー×4が配される?(これだけ見ていると、LCCはそれぞれメモリーコントローラー×2で、最大4chに制限されるように思えなくもない) |
XCCで冗長コアが多いのは消費電力の制限の可能性もありそうだ。一方IOチップレットそのものは、少なくとも今見てる限りはEコア/Pコアで共通に思える。内部構造は下の画像のとおりで、アクセラレーターと外部I/Fをまとめた格好である。
このIOチップレット、最初のページにある2つ目の写真で比較する限りにおいては同じ幅と高さになっており、実際の製品写真での比較ではないので断言はできないがXeon 6900シリーズと共通の可能性が高い。
![](/img/blank.gif)
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