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ロードマップでわかる!当世プロセッサー事情 第450回

いまさら聞けないIT用語集 超広帯域メモリー規格のHBM

2018年03月19日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/) 編集●北村/ASCII.jp

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WideIOを改良した「HMC」
発熱と消費電力が弱点

 WideIOの弱点をどうするか? 次に登場したのは、「メモリーチップだけをTSVで積層しよう」という発想である。下図のように、プロセッサーとメモリーを異なる場所に配置。メモリーはTSVを使って積層し、一番下にプロセッサーとのI/Fチップを置く。

メモリーチップだけをTSVで積層するHMC

 このI/Fチップとプロセッサーを高速につなぐことで、メモリーそのものは消費電力を低く抑えられ、しかも転送速度が上がると期待された。この仕組みはHMC(Hybrid Memory Cube)としてインテルとMicronが2011年に発表した。

 このHMC、富士通のPrimeHPC FX100という「京コンピュータ」の民生版に採用されたので、WideIOよりはマシではあるのだが、その後は続かなかった。

 後にインテルはKnights Landing(第2世代のXeon Phi)にMCDRAM(Mulch Channel DRAM)と呼ばれるメモリーを搭載したが、これはHMCをベースにした独自規格である。

 HMCのなにが悪かったのか? というと、通常の基板の上でプロセッサーとメモリーを実装しようとしたことだ。HMCもメモリーそのものは512bitというきわめて広いバス幅を持つが、これをそのままプロセッサーとつなげると配線が絶望的になる。そこでI/Fチップで信号を集約する形でバス幅を減らした。

 HMCの場合、信号は8対(Half-Width)と16対(Full-Width)の2種類で、信号速度は10/12.5/15Gbpsの3種類である。最小構成の8対/10Gbpsで10GB/秒、最大構成の16対/15Gbpsで30GB/秒(どちらも片方向あたり)の帯域となる計算で、WideIO以上の帯域を確保できることになる。

 問題はメモリーチップの下に置かれたI/Fチップが、15Gbpsもの信号を生成するために結構発熱しており、消費電力の増加のみならず、発熱によるメモリーチップそのものへの影響が馬鹿にならなくなってきたことだ。

 またメモリーとプロセッサーの両側でバス幅の変換を行なう関係でレイテンシーが増えることになり、帯域はともかくアクセス時間が延びるのもあまり好ましくないと判断された。

WideIOとHMCの利点を兼ね合わせた
「HBM」

 ということでいよいよHBM(High Bandwidth Memory)である。構造はHMCに似ているが、大きく異なるのは基板上でプロセッサーとメモリーをつなぐのではなく、まずプロセッサーとメモリーをSilicon Interposerという小さなサブ基板の上でつなぎ、ついでこのSilicon Interposerごと基板につなぐ、という2段階を取ることだ。

基板とチップの間にSilicon Interposerを挟むHBM

 Silicon Interposerは名前の通り、半導体と同じくシリコンで生成される。このため通常の基板よりもはるかに大量の配線(技術的には1mmの間に数千本の配線を通すこともできる)が可能だ。そして、通常の基板よりも伝導特性が良いので、HMCに比べると信号の電圧/電流ともにかなり低く抑えられる。

 このためHMCとは異なり、配線の際に信号を束ねる必要がなく、1024bit幅の信号線を直接プロセッサーとメモリーの間でつなぐことができる。

2015年のHotChipsでのAMDの発表より、Interposerの構造がよくわかる

 また副次的な効果として、Silicon Interposerは基板に比べてはるかに大量の配線を狭い場所に通せるので、結果として実装面積が小さくなるというメリットもある。

GDDR5チップをGPUの周囲に配した場合に比べると、圧倒的に実装面積が小さくなっているのがわかる

 欠点は、新たにSilicon Interposerを必要とすることだ。この分コストが上がるのは避けられないのだが、Silicon Interposerのコストはプロセッサーの側にTSVを設けるよりははるかに低く、また実装の際のコスト(TSVではものすごく厳密に位置合わせをしないとうまく信号線がつながらない)も相対的に安いということで、WideIOの利点とHMCの利点を兼ね合わせた方式として広く普及するに至った。

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