スーパーコンピューターの系譜　夢を追い続けたBob Rau博士のCydra 5

2015年12月14日 11時00分更新

文● 大原雄介（http://www.yusuke-ohara.com/）　編集●北村／ASCII.jp

　2週間空いてしまったが、スーパーコンピューターの話を続けよう。今回は再びアメリカに戻る。1984年、サンノゼでCydromeという会社が創立された。

　創立メンバーはDavid Yen博士、Wei Yen博士、Ross A.Towle氏、、Arun Kumar氏、Bob R. Rau博士といった面々である。

　ネタバレになるかもしれないが、これらの面々のその後の経歴を紹介しておくと、David W. Yen博士はSun Microsystemsの副社長やJuniper Networkの副社長、Ciscoの専務などを歴任。

　Wei Yen博士はその後SGIの専務を勤めながら同時にArtXを創立、その後はいくつかの会社の取締役会に名前を連ねたり創立したりしつつ、現在はAcer Cloud Technologyを率いている。

　Arun Kumar氏は、SGIのディレクターを経ていくつかの会社のCEO/CFOを勤め、現在はITA(International Trade Administration：アメリカ合衆国商務省国際貿易局)の次官補という役職に就かれている。

　そしてCydra 5のチーフアーキテクトを勤めたBob R. Rau博士はHPの研究員となって2002年に逝去された。さて、このメンバーのその後の経歴に何かしら連想されるものがないだろうか？　というのが今回のお題だ。

　その話は後にするとして、このCydromeという会社は独自のアーキテクチャーのシステムであるCydra 5を開発した。まずはここから解説したい。

50～100万ドル程度で購入可能な
気軽に使えるシステム「Cydra 5」

　Cydra 5の目的は、50～100万ドル程度で購入可能でありながら、1000～2000万ドルクラスのスーパーコンピューターの1/4～2/3程度の性能が期待できるシステムである。

　彼らはこれを強調すべく、Cydra 5 Departmental Supercomputerと呼んでいた。Departmentalというのは部門の意味で、要するに組織全体で使うものではなく、部門ごとに導入して気軽(？)に使えるようなシステムを目指していたということだ。

　もちろん、そんなシステムが簡単にできるわけもないので、さまざまなテクニックに加え、いくつかのトレードオフを考慮していた。

　Cydra 5の元をたどると、米TRWのESL(Electromagnetic Systems Laboratory)が開発していたPolycyclic Architectureに基づくベクトルプロセッサーに行き着く。

　一種のデータフロー・アーキテクチャー(データが来た順に処理を行なう仕組み)で、多くのデータフロー・アーキテクチャーと同じようにこれも非同期構成だったらしい。

　Cydra 5は同期式のシステムなので、この点では異なるのだが、これに近い概念を実現するために複数種類のプロセッサーを混在するヘテロジニアス・マルチプロセッサーの構成を取った。

　下図が全体の構成であるが、中核にあるのがインタラクティブ・プロセッサーで、ここが計算以外のほとんどの処理を担う。


Cydra 5の構成図。Numerical ProcessorとMain Memoryが、System Busを介さずに接続できる構成になっているあたりは非常にわかりやすい

※画像の出典はCydromeの“The Cydra 5 Departmental Supercomputer: Design Philosophies, Decisions and Trade-offs”(http://ieeexplore.ieee.org/xpl/login.jsp?tp=&arnumber=47160)。以下の資料も出典は同じ。

　I/O向けにはI/O Processorが別に用意され、またシステム管理用にService Processorも搭載されるが、計算処理は別に用意されたNumerical Processorが担うという仕組みだ。

　ここでトレードオフとして、Numeric Processor以外は、トータルで10MIPS程度の性能があれば良いと割り切り、比較的低速なプロセッサーを複数並べる構成とした。

　ちなみに10MIPSという数値は、Numeric Processorが必要とするデータの読み書きなどをハンドリングするのに、この程度があればなんとかなるという試算だった模様だ。

　1984年の時点ではまだ主要なRISCプロセッサーはあくまでペーパープラン、もしくは設計中ということで、唯一利用できる製品はMotorolaの16MHz駆動のMC68020であった。

　資料には明示的には書かれていないが、どうもNumeric Processor以外はすべて16MHz駆動のMC68020で実装した模様だ。性能的には33MHzのMC68020で5.36MIPSという数字があるので、16MHzだとおよそこの半分になる。

　そこで、MC68020を複数個搭載した。最低限4つあれば合計で10MIPSを超えるが、実際はもう少し多く実装したようだ。

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