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ロードマップでわかる!当世プロセッサー事情 第179回

ARMの次世代64bitコア Cortex-A57/A53はこんなCPUだ

2012年11月26日 12時00分更新

文● 大原雄介(http://www.yusuke-ohara.com/

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パイプライン構造

 Cortex-A57は処理性能を重視して、3命令同時処理のアウトオブオーダー構造をとり、パイプライン段数はCortex-A15よりも長い程度とされる(Cortex-A15は整数演算で15段)。

こちらは現在最新である「Cortex-A15」のパイプライン概略。整数演算と分岐命令は1サイクルで実行できるので、「WB」(Write Back)まで含めて15段。ロード/ストアや乗算は5サイクル、NEONやFPUは3~12サイクルを要する

 アウトオブオーダーは同時128命令を発行(In-Flight)可能とする。また命令スロット(Issue Port)は合計8つが用意される。対してCortex-A53は、絶対性能よりも低消費電力を重視した2命令同時処理のインオーダー構造である。パイプライン段数などは今のところ未公開。

分岐予測

 Cortex-A57は2K~4Kエントリの「Branch Targer Buffer」(BTB、分岐先記憶バッファ)を搭載するほか、分岐ヒストリバッファと組み合わせた間接分岐予測機構を持つことで、非常に強力な分岐ミスのリカバリ機構を搭載する。一方Cortex-A53は、4Kbitの分岐履歴バッファを利用した分岐予測機構に、256エントリの間接分岐履歴バッファを組み合わせた、簡単な分岐予測メカニズムとなっている。

キャッシュ構造

 Cortex-A57は48KBの1次命令キャッシュと、32KBの1次データキャッシュをコアに搭載。さらに共有2次キャッシュを、最大2MB程度搭載する。

48KBの1次命令キャッシュは「DED」(Double Error Detection)パリティ方式で、2つまでのエラーを検出する。一方データキャッシュはECC(Error Check and Correct memory)でエラーを検出/訂正する方式

 対してCortex-A53は、1次命令キャッシュ/1次データキャッシュともに8KB~64KBの間で変更可能となっている。2次キャッシュは共有方式で、最大2MBまで。

Cortex-A53では1次命令キャッシュが単なるパリティ方式で、ひとつのエラー訂正しかできない

 またキャッシュとは直接関係ないが、Cortex-A57は物理アドレスが44bitとなっており、16TBまでのメモリーを物理的にアクセスできる。一方Cortex-A53は物理アドレスが40bitとなっており、アクセス可能な最大メモリー容量は1TBとなっている。

Cortex-A57の性能向上の要因は?

 気になる性能であるが、まずCortex-A57については以下のように言及されている。
“The Cortex-A57 processor delivers significantly more performance than Cortex-A15 processors, at a higher level of power efficiency”
Cortex-A57プロセッサーはCortex-A15プロセッサーと比較して、著しく高い性能を、より高い消費電力効率の元で実現する

 具体的にどの位「significantly」なのかを示したのが、下のグラフである(関連リンクの「Performance」タブ参照)。動作周波数が明確にされていないので、単純に比較してよいかどうかは微妙なところだ。

Cortex-A15と比較したCortex-A57の性能。いずれも既存の32bitのプログラムを走らせた場合の推定値と見られる

 だが、28nmから20nmプロセスへの変更によりさらに性能が上がっているあたりは、性能改善の主要因は動作周波数の向上によるものではないかと思われる。そもそもCortex-A57の「3命令同時実行のアウトオブオーダー」という構造は、Cortex-A15と変わらない。そのため、ここでIPCを大幅に改善できるとは考えにくい。

 むしろ、よりパイプライン段数を増やすことで、動作周波数を無理なく引き上げることに成功したと考えたほうがよさそうだ。Cortex-A15の動作周波数は、28nmプロセスの場合で最大2.5GHz程度とされている。Dhrystoneの数値から推定すると、Cortex-A57は28nmプロセスで最大3GHz、20nmプロセスでは最大3.4GHz程度の動作周波数を想定しているのではないかと想像される。

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