超高速LPDDR5xメモリとのタイミングを同期させるクロックの工夫
次がZero Defectに関する取り組み。もちろん最初にちゃんと動作確認をして欠品を出荷しないというのは当然なのだが、チップレット構成もそうだし、外部に別のチップが付く場合には、そこで起因する動作範囲をきちんとすり合わせすることも重要なポイントである。今回は一例として外部のLPDDRメモリーとの動作のすり合わせの話である。
今回の試作品は第3世代にあたる。外部メモリーはLPDDR5x 256bitで帯域が前世代と比べて8倍近くになっている。もちろんNPUの性能が400TOPSと前世代比で6倍以上になっているため、メモリー帯域もそれに合わせて増やす必要がある
LPDDR5xの場合は、高速化したLPDDR5xとタイミングが間に合うようにする、というのが主目的であり、回路的な工夫もいろいろなされているのだが、1つ大きなものがクロックの遅れを最小限にするため、クロックツリーの中に細かくmCPGM(mini Clock Pulse Generator Module)を配することで、おおもとのクロックソースからの遅れを最小に抑えるという工夫がなされているそうだ。
こうした工夫により、当初は3700ps程度になると予想されていたクロックのレイテンシーを2440ps程度まで抑えることが可能になった、としている。
ちなみにテストの際には、別途用意したテスト用のクロックモジュール経由でクロック信号を注入するのではなく、テスト端子からmCPGMにクロック信号を注入することで、より実際に近い環境での検証ができるとしている。
本記事はアフィリエイトプログラムによる収益を得ている場合があります

この連載の記事
-
第876回
PC
このままではメモリーが燃える! HBM4/5世代に向けた電力供給の限界と、Samsungが示すパッケージ協調設計の解 -
第875回
PC
1000A超のAIプロセッサーをどう動かすか? Googleが実践する垂直給電(VPD)の最前線 -
第874回
PC
AIの未来は「電力」で決まる? 巨大GPUを支える裏面給電とパッケージ革命 -
第873回
PC
「銅配線はまだ重要か? 答えはYesだ」 NVIDIA CEOジェンスンが語った2028年ロードマップとNVLink 8の衝撃 -
第872回
PC
NVIDIAのRubin UltraとKyber Rackの深層 プロトタイプから露見した設計刷新とNVLinkの物理的限界 -
第871回
PC
GTC 2026激震! 突如現れたGroq 3と消えたRubin CPX。NVIDIAの推論戦略を激変させたTSMCの逼迫とメモリー高騰 -
第870回
PC
スマホCPUの王者が挑む「脱・裏方」宣言。Arm初の自社販売チップAGI CPUは世界をどう変えるか? -
第869回
PC
半導体プロセスの新たな覇権! インテルのDNNプロセッサーはAMDやMetaを凌駕する配線密度と演算密度 -
第868回
PC
物理IPには真似できない4%の差はどこから生まれるか? RTL実装が解き放つDimensity 9500の真価 -
第867回
PC
計算が速いだけじゃない! 自分で電圧を操って実力を出し切る賢すぎるAIチップ「Spyre」がAI処理を25%も速くする - この連載の一覧へ














