ロードマップでわかる！当世プロセッサー事情 第882回

IBMが0.7nmチップの製造に成功！ 変態的CFET構造NanoStackの凄みと、あまりに高すぎる製造コストの壁

　前回2026 VLSIシンポジウムの話をスタートしたばかりであるが、6月26日にIBMが突如として0.7nmプロセスでのチップの製造に成功したというリリースを出した。これに先立ちオンラインで事前説明会も行なわれたので、リリースおよび説明会の内容を元に詳細を説明しよう。

製造されたテストチップ。中身は公表されていないが、さまざまなテスト用の回路をまとめて集積したものと思われる。少なくともRing Oscillatorレベルではない。SRAMと思しきブロックもいくつもある(複数種類のSRAMのテストも兼ねているのだろう)

0.7nmチップ製造成功の核
「互い違い」に積むCFET構造、IBMのNanoStackとは？

　今回のリリースは、端的に言えば「0.7nmプロセスの技術を利用して、実際にチップを製造することに成功した」という一点に尽きる。元になる構造は、実は2025年のVLSIシンポジウムで発表されている。

ウェハーを製造したとは書いてあるが、その動作を確認するのはこれからである。あたかもすでに性能が確認されたかのように書いてあるあたりはマーケティング対策であろう

　連載837回の冒頭でも触れたが、テクニカルセッションの10.2で、"NanoStackTransistor Architecture for CMOS 7A Node and Beyond"という論文を発表しており、今回のチップはここで説明された内容をベースに構築されている。

　要するにCFET(Complementary FET:PMOSとNMOSの2つのFETを縦に積む構造)のトランジスタであり、同社はこれをNanoStackと称しているのだが、おもしろいのは普通に縦積みする(Aligned Design)のではなく、互い違いになる(Staggered Design)ように積むことだ。

今のところこのStaggered Designを採用していると公式に発表しているのはIBMのみ

　模式図は下の画像になるのだが、IBMによれば実効チャネル幅(Weff)を最大65%増やせるとしている。

事前説明会の中でこのStaggered Designの模型を示すHuiming Bu博士(VP, Silicon Technology Research & Development, IBM Research)

上の画像の模型を見ると、完全に分離しているのではなくやや重なりを残しつつずらされているのがわかる。これが配線の余地を残し、特にトラック数が少ない時のゆとりを生んでいる